专利名称：一种累加分频器的制作方法
技术领域：
本发明涉及信号系统技术领域，具体涉及该技术领域中一种累加分频器。
背景技术：
数字累加器是一个供算术运算指令使用的寄存器，通常CPU内部结构中肯定会有累加器这个部件。累加器用于存放当前的结果，它也是双目运算中的一个数据来源。在频率一定的情况下，可以通过改变累加因子，提高或者减慢累加的速率。一个单纯的累加器结构由加法器和寄存器组成。
现有技术中一般采用计数的方式实现分频器，对于一些比较特殊的时钟和精度要求非常高的时钟，这种方式显得力不从心。但是这种计数的数字分频器在数字电路中应用得非常广泛，基本上都是在分频器中使用计数器来实现分频。如图1所示的分频器，Counter是一个计数器，CLK是时钟信号，每次采到一个时钟的上升沿，Counter计数一次，Comb Logic是一个组合逻辑模块，它利用计数器的输出作为自己的输入，然后输出给寄存器，经过寄存器就是最后的分频输出。这种计数分频方式通过计数器计数，当需要得到多少整数分频数时，定义一个计数器，就能获得准确的分频数。
上述分频器主要有两个缺点其一是只能进行频率的整数分频，不能满足特殊的时钟分频要求；其二是分频精度不高，完全不能满足高精度时钟的要求。
发明内容
本发明要解决的技术问题是提供一种累加分频器，克服现有技术的分频器只能进行频率的整数分频，分频精度不高的缺点。
本发明采用如下的技术方案这种累加分频器，包括累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，加法器用于对从累加分频器外部输入的加数及寄存器保持的值进行加法运算，并在时钟信号的控制下，将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，累加分频器的输出信号为寄存器的最高比特的输出信号。
所述的累加分频器，其中所述累加器还包括进位输出触发器，进位输出触发器与加法器相连，用于保持并输出加法器的进位输出信号，累加分频器的输出信号为进位输出触发器的输出信号或者寄存器的最高比特的输出信号。
所述的累加分频器，其中还包括上升沿检测电路，时钟信号线以及进位输出触发器的输出信号线或者寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，上升沿检测电路用于在时钟信号的控制下，当检测到输入信号的上升沿时，产生一个脉冲信号，并输出该脉冲信号。
所述的累加分频器，其中所述累加器还包括前端触发器组，前端触发器组中的触发器个数与加法器的比特位数相同，前端触发器组的输出端与累加器的输入端口相连，前端触发器组用于在时钟信号的控制下接收加数，保持并向累加器输出加数。
所述的累加分频器，其中所述累加器还包括一个后端触发器，后端触发器的输入端分别与上升沿检测电路的输出端以及时钟信号线相连，经上升沿检测电路输出的信号设为时钟信号的使能信号，累加分频器的输出信号为后端触发器的一路输出信号。
一种累加分频器，包括至少两个依顺序串联的累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，进位输出触发器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，加法器用于对从累加分频器外部输入的加数及寄存器保持的值进行加法运算，并在时钟信号的控制下，将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，进位输出触发器用于保持并输出加法器的进位输出信号，加数的低位比特到高位比特依顺序输入到前级累加器的加法器和后级累加器的加法器的低位比特到高位比特，前级累加器的进位输出信号参与后级累加器的加法器最低位的加法运算，累加分频器的输出信号为最后一级累加器的进位输出信号或者其寄存器的最高比特的输出信号。
所述的累加分频器，其中还包括上升沿检测电路，时钟信号线以及最后一级累加器的进位输出信号线或者其寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，上升沿检测电路用于在时钟信号的控制下，当检测到输入信号的上升沿时，产生一个脉冲信号，并输出该脉冲信号。
所述的累加分频器，其中每个累加器的前端还包括前端触发器组，所述前端触发器组的触发器个数与相应累加器中的加法器的比特位数相同，所述前端触发器组的输出端与相应累加器的输入端口相连，所述前端触发器组用于在时钟信号的控制下接收加数，保持并向相应累加器输出加数。
所述的累加分频器，其中还包括一个后端触发器，后端触发器的输入端分别与上升沿检测电路的输出端以及时钟信号线相连，经上升沿检测电路输出的信号设为时钟信号的使能信号，累加分频器的输出信号为后端触发器的一路输出信号。
所述的累加分频器，其中当所述寄存器的最高比特的输出信号为累加分频器的输出信号时，累加分频器满足以下公式分频因子×累加因子＝2N；其中N是累加分频器用于保持累加值的比特位数。
本发明的技术方案，大幅度提高了时钟数字分频后的精度，同时满足高时钟频率的分频要求；本发明的优化技术方案中采用串行分级累加器结构，完全满足现有技术在芯片功耗、规模、延时等方面的条件要求，使数字分频电路所需的速率要求和运算比特位数要求都能得到满足。
本发明包括如下附图图1是现有技术分频器示意图；图2是本发明频率精度矢量图；图3是本发明包括累加器的累加分频器示意图；图4是本发明包括累加器和上升沿检测电路的累加分频器示意图；图5是本发明包括触发器组、累加器和上升沿检测电路的累加分频器示意图；图6是本发明串行分级累加器结构示意图；图7是本发明以累加器进位输出作为累加分频器信号输出的实施例示意图。
具体实施例方式
下面结合附图和实施例对本发明作进一步详细说明一般情况下的数字分频模式可以得到所需要的分频数，但是在精度方面将会大打折扣，很难满足高精度时钟的要求，本发明为了克服现有技术的缺点，提出了利用累加器进行分频的技术。累加分频器的基本结构包括一个多比特的累加器，根据所需分频数和精度可以调整输入的累加因子。为了得到高精度的分频时钟，整个分频器电路一般工作在较高的时钟频率下。
下面首先对累加分频器的工作原理进行阐述对于通过一个系统进行分频，假设输入信号频率为fin，输出信号频率为fout，我们有fin＝K×fout，其中K为分频因子。
我们称每次输入给累加器的加数为累加因子(W)，即累加器每次累加过程中的加数。
假设N为正整数，累加器内有进行N位比特加法的加法器，相应地有N位比特的寄存器，用于保持累加值，一个进位输出触发器保持加法器的进位输出，则累加器所能保持的最大数是2N-1，再有加数输入时，一定会产生进位输出，因此我们可以把加法器的进位输出(经进位输出触发器输出)作为fout，或者寄存器的最高比特的输出信号作为fout，则显然K就是当累加器的加法器有进位输出时对应的累加次数，即有K×W＝2N。
通过上面的分析，我们得出当寄存器的最高比特的输出信号作为fout时分频因子×累加因子＝2N；目标频率fout＝fin/K＝fin×W/2N；
累加器有进位输出的间隔时间，或者寄存器的最高比特从0到1再从1跳变到0的间隔时间由W和N来决定；显然，对于位数一定的累加器，如果累加因子W比较大的话，有进位输出的时间或者寄存器的最高比特从0到1再从1跳变到0的间隔时间肯定要短一些，W越大输出的频率越高。
我们可以任意改变W和N的值来调整目标频率；同时可以计算出分频后的时钟精度，当寄存器的最高比特的输出信号作为fout时分频时钟精度＝fin×(W+1)/2N-fin×W/2N＝fin×1/2N显而易见，如果累加器的比特位越多，时钟精度的范围值就可以控制在较高的水平上。
如图2所示，即使所需的目标频率位于fin×W/2N和fin×(W+1)/2N之间，也可以通过增加N的值无限逼近目标频率值。对于要求精度50ppm，输入时钟在200MHz左右的范围，N值设定在21比特就完全能满足要求，而且得到的目标频率也能处于非常稳定的状态。
本发明的累加分频器主要包括三种结构形式，第一种结构形式如图3所示，该结构包括加法器、寄存器(由虚框围住的触发器1、...触发器N组成寄存器)、进位输出触发器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，Gene[X∶0]是一个多比特的累加因子(累加因子根据公式分频因子×累加因子＝2N，N为正整数，以及需要得到的分频时钟频率计算出来)， 累加器包括N位比特的加法器，相应地有N位比特的寄存器，寄存器用于保持累加值，进位输出触发器用于保持加法器的进位输出，每个时钟周期内加法器对寄存器保持的值和累加因子进行一次加法运算，即累加一次，累加后的数值由加法器按低位比特到高位比特输出到寄存器的相应低位比特到高位比特进行保持(寄存器是时序逻辑，它保证累加器在每个时钟来的时候累加一次)，作为下一次累加的总量继续累加。最终的输出只是当累加值超过累加器所能保持的最大值时而产生的进位输出，或者寄存器的最高比特(The Highest Bit)输出的信号变化值，进位输出(经过进位输出触发器输出)或者The Highest Bit信号就是我们所需要的分频后的输出信号了。
第二种结构形式如图4所示，相比第一种结构增加了一个上升沿检测电路，时钟信号线以及进位输出触发器的输出信号线或者寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，这个电路的主要作用是检测到输入信号的上升沿时，会产生一个脉冲信号DIV_CLK，这样会减少信号毛刺可能引起的误操作。输出的DIV_CLK可以单独作为分频时钟，或者结合CLK信号一起使用，此时在上升沿检测电路的输出口端设置后端触发器，DIV_CLK信号和CLK信号作为后端触发器的输入信号，同时以DIV_CLK信号作为CLK信号的使能信号，从而达到分频的目的。
第三种结构形式如图5所示，第三种结构相比第二种结构在累加器的输入端增加了一组触发器，称为前端触发器组，前端触发器组中的触发器个数与加法器的比特位数相同，前端触发器组的输出端与累加器的输入端口相连，输入到累加器的累加因子先经过这组触发器保持，这组触发器的主要作用是提升时序控制，满足信号的建立时间和保持时间要求。这种结构比第二种结构更容易满足电路的时序要求。
如果想得到更高的分频精度，累加器中的加法器的比特位数会非常高，如果频率和加法器的比特位数过高，那么必须对电路采取一定的措施才能满足要求。例如在0.18μm CMOS工艺中，两个32比特的数直接相加，一般只能工作在100多兆赫兹以下。如果直接相加的位数增加，或者时钟频率提高，采用直接相加的方法就无法满足后端的综合要求。此时，我们可以采用一种流水线的模式，即串行分级累加器(SequentialHierarchical Accumulator，SHA)的技术。它的主要结构是将一个比特位数较多的累加器分拆成几个比特位数较少的累加器，每个累加器包括加法器、寄存器、进位输出触发器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，寄存器用于保持累加值，进位输出触发器用于保持加法器的进位输出，每个时钟周期内加法器对寄存器保持的值和累加因子进行一次加法运算，即累加一次，如图6所示，N+1比特累加器(N是正整数，累加器包括N位比特的寄存器)被分拆成k个(N/k)+1比特子累加器，同时输入最大累加因子的信号线也必须根据累加器的分拆标准调整成输入N/k比特的最大累加因子的信号线，分拆后的累加器比特位数比较低，能完全满足后端综合的要求，并且也能满足时钟分频精度的要求。不过在设计中必须要注意分拆后的累加器只有N/K比特相加，上一级累加器的最高位的进位输出信号，输入给下一级的累加器，参与其最低位的加法运算，最后还是取最后一级的累加器的进位输出信号或者其寄存器的最高比特输出信号，即分拆前的累加器的进位输出信号或者寄存器的最高比特输出信号作为累加分频器的输出。
如图6所示，每个累加器的前端包括一组触发器，该组触发器中的触发器个数与相应累加器中的加法器的比特位数相同，该组触发器的输出端与相应累加器的输入端口相连，该组触发器用于在时钟信号的控制下接收加数，保持并向相应累加器输出加数。
串行分级累加器结构的累加分频器还可以包括上升沿检测电路，时钟信号线以及最后一级累加器的进位输出信号线或者其寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，上升沿检测电路用于在时钟信号的控制下，当检测到输入信号的上升沿时，相应产生一个脉冲信号，并输出该脉冲信号。
还可以包括一个后端触发器，后端触发器的输入端分别与上升沿检测电路的输出端以及时钟信号线相连，经上升沿检测电路输出的信号设为时钟信号的使能信号，后端触发器的一路输出信号设为累加分频器的输出信号。
作为一个(N+1)比特[N∶0]的累加器，实际上[N-1∶0]比特部分为累加器的累加数，第[N]比特为累加器的进位部分。
如图7所示对于一个8-bit的累加器[7∶0]，最高bit[7]为累加器的进位部分，[6∶0]为累加数部分，累加因子为一个7-bit数据[6∶0]-Gene[6∶0]，注意这里累加因子大小不能超过7个比特。
累加因子W——Gene[6∶0]，分频因子——27/W；fout＝fin/分频因子；通过这个等式我们就可以得出累加因子W。
加数部分[6∶0]中的最高比特可以作为分频输出，不过这部分的输出占空比基本上为50％；进位部分[7]同样也可以作为相同的分频输出，只是输出为一个一个脉冲信号，占空比不为50％。
注意我们必须以加数部分的位宽大小作为分频因子的指数部分；也就是对于N+1比特的累加器[N∶0]，分频因子＝2N/W。
作为优选方案，本发明的每个累加器中的触发器、后端触发器和每个累加器前端的触发器设为D触发器。
虽然通过参照本发明的优选实施例，已经对本发明进行了图示和描述，但本领域的普通技术人员应该明白，可以在形式上和细节上对其作各种各样的改变，而不偏离所附权利要求书所限定的本发明的精神和范围。
权利要求
1.一种累加分频器，其特征在于包括累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，加法器用于对从累加分频器外部输入的加数及寄存器保持的值进行加法运算，并在时钟信号的控制下，将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，累加分频器的输出信号为寄存器的最高比特的输出信号。
2.根据权利要求1所述的累加分频器，其特征在于所述累加器还包括进位输出触发器，进位输出触发器与加法器相连，用于保持并输出加法器的进位输出信号，累加分频器的输出信号为进位输出触发器的输出信号或者寄存器的最高比特的输出信号。
3.根据权利要求2所述的累加分频器，其特征在于还包括上升沿检测电路，时钟信号线以及进位输出触发器的输出信号线或者寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，上升沿检测电路用于在时钟信号的控制下，当检测到输入信号的上升沿时，产生一个脉冲信号，并输出该脉冲信号。
4.根据权利要求3所述的累加分频器，其特征在于所述累加器还包括前端触发器组，前端触发器组中的触发器个数与加法器的比特位数相同，前端触发器组的输出端与累加器的输入端口相连，前端触发器组用于在时钟信号的控制下接收加数，保持并向累加器输出加数。
5.根据权利要求4所述的累加分频器，其特征在于所述累加器还包括一个后端触发器，后端触发器的输入端分别与上升沿检测电路的输出端以及时钟信号线相连，经上升沿检测电路输出的信号设为时钟信号的使能信号，累加分频器的输出信号为后端触发器的一路输出信号。
6.一种累加分频器，其特征在于包括至少两个依顺序串联的累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，进位输出触发器，加法器的输出端及时钟信号线与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端及时钟信号线相连，加法器用于对从累加分频器外部输入的加数及寄存器保持的值进行加法运算，并在时钟信号的控制下，将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，进位输出触发器用于保持并输出加法器的进位输出信号，加数的低位比特到高位比特依顺序输入到前级累加器的加法器和后级累加器的加法器的低位比特到高位比特，前级累加器的进位输出信号参与后级累加器的加法器最低位的加法运算，累加分频器的输出信号为最后一级累加器的进位输出信号或者其寄存器的最高比特的输出信号。
7.根据权利要求6所述的累加分频器，其特征在于还包括上升沿检测电路，时钟信号线以及最后一级累加器的进位输出信号线或者其寄存器的最高比特的输出信号线与上升沿检测电路的输入端相连，上升沿检测电路用于在时钟信号的控制下，当检测到输入信号的上升沿时，产生一个脉冲信号，并输出该脉冲信号。
8.根据权利要求7所述的累加分频器，其特征在于每个累加器的前端还包括前端触发器组，所述前端触发器组的触发器个数与相应累加器中的加法器的比特位数相同，所述前端触发器组的输出端与相应累加器的输入端口相连，所述前端触发器组用于在时钟信号的控制下接收加数，保持并向相应累加器输出加数。
9.根据权利要求8所述的累加分频器，其特征在于还包括一个后端触发器，后端触发器的输入端分别与上升沿检测电路的输出端以及时钟信号线相连，经上升沿检测电路输出的信号设为时钟信号的使能信号，累加分频器的输出信号为后端触发器的一路输出信号。
10.根据权利要求9所述的累加分频器，其特征在于当所述寄存器的最高比特的输出信号为累加分频器的输出信号时，累加分频器满足以下公式分频因子×累加因子＝2N；其中N是累加分频器用于保持累加值的比特位数。
全文摘要
本发明公开了一种累加分频器，包括累加器，累加器包括至少一位比特的加法器，位宽与加法器相同的寄存器，加法器的输出端与寄存器的输入端相连，寄存器的输出端与加法器的输入端相连，进位输出触发器与加法器的进位输出端相连，加法器用于接收从累加分频器外部输入的加数及寄存器保持的值，对其两者进行加法运算，并将低位比特到高位比特的运算结果输出到寄存器的相应低位比特到高位比特，进位输出触发器用于保持并输出加法器的进位输出信号，累加分频器的输出信号为寄存器的最高比特的输出信号。本发明的技术方案大幅度提高了时钟数字分频后的精度，同时满足高时钟频率的分频要求。
文档编号G06F7/485GK1983814SQ20061006020
公开日2007年6月20日 申请日期2006年4月5日 优先权日2006年4月5日
发明者李波, 何坤, 谭亚伟 申请人:华为技术有限公司