半导体装置和控制模拟开关的方法

专利名称：半导体装置和控制模拟开关的方法
技术领域：
本实施例涉及具有CMOS模拟开关的半导体装置和控制模拟开关的方法。
背景技术：
CMOS模拟开关具有并联连接的N沟道MOS晶体管和P沟道MOS晶体管；反相控制信号被输入每个晶体管的栅极，并通过控制信号来切换NMOS晶体管和PMOS晶体管的导通状态(on)和不导通状态(off)。不管接地点与电源电压之间输入电压和输出电压的电势如何，都保持导通状态和不导通状态。通常，NMOS晶体管当栅源极电压超过正阈值电压VthN时处于导通状态，但是当栅源极电压低于正阈值电压VthN时处于不导通状态。因此将电源电压VDD供给栅极时，如果源极电压在O与(VDD-VthN)之间，则NMOS晶体管处于导通状态，如果源极电压在(VDD-VthN)与VDD之间，则匪OS晶体管处于不导通状态。相反，PMOS晶体管当栅源极电压超过负阈值电压VthP时(当栅极比源极低VthP时)处于导通状态，但是当栅源极电压低于阈值电压VthP时处于不导通状态。因此将接地点电压VSS提供给栅极时，如果源极电压在VthP与VDD之间，则装置处于导通状态，但是如果源极电压在O与VthP之间，则装置处于不导通状态。因此，如果将NMOS晶体管与PMOS晶体管并联连接，并且将电源电压VDD提供给NMOS晶体管，而将接地点电压VSS提供给PMOS晶体管，则在两个晶体管的源极和漏极，只要电压在O与VDD之间，就保持导通状态。此外，将背栅极电压提供给栅电极下面的衬底区域，并且通常，对于NMOS晶体管，背栅极电压Vbg是0V，而对于PMOS晶体管，背栅极电压Vbg是电源电压VDD。在日本特开平No. H9-252241和日本特开平No. H10-41798中描述了这样的CMOS模拟开关。但是，MOS晶体管的栅电极与衬底之间设置的栅极绝缘膜的耐受电压(下面称为栅极耐受电压)较低。另一方面，如果加在CMOS模拟开关的输入端子和输出端子的电压的范围OV到VDD的范围大，就会出现栅极电压Vg与背栅极电压Vbg之间的电压差超过栅极耐受电压的情况。在这种情况下，MOS晶体管失效。因此，必须将背栅极电压Vbg保持在预定电压，并保证栅极电压Vg与背栅极电压Vbg之间的电压差不超过栅极耐受电压。但是，如果使得背栅极电压成为除了接地点电压VSS或者电源电压VDD之外的电压，则衬底区域相对于连接到CMOS模拟开关的输入/输出端子的源/漏极区域被正向偏置，从而出现漏电流，并且输入端子电压不再传输给输出端子。

发明内容
因此本发明的目的是提供一种具有CMOS模拟开关的半导体装置和一种控制模拟开关的方法，在CMOS模拟开关中，即使对于宽电压范围内的输入电压，也能适当地形成导通状态。根据实施例的第一方案，一种半导体装置具有模拟开关，其中P沟道晶体管和N沟道晶体管并联连接在输入端子与输出端子之间；可变电压电路，其根据提供给所述输入端子的输入电压，可变地产生所述P沟道晶体管的第一栅极电压和第一背栅极电压以及所述N沟道晶体管的第二栅极电压和第二背栅极电压的电势；以及控制电路，其向所述可变电压电路提供控制信号，所述控制信号控制所述模拟开关是导通还是不导通，其中，响应于引起所述模拟开关导通的所述控制信号，所述可变电压电路向所述P沟道晶体管和所述N沟道晶体管各自的栅极输出可变产生的第一栅极电压和第二栅极电压。通过第一方案，提供一种对于宽电压范围内的输入电压适当地形成导通状态的半导体装置。


图1是示出测试芯片构造的示意图。图2是CMOS模拟开关的电路图。图3是示出CMOS模拟开关的栅极电压和背栅极电压的各种示例的示意图。图4是示出CMOS模拟开关的栅极电压和背栅极电压的各种示例的示意图。图5是示出CMOS模拟开关的栅极电压和背栅极电压的各种示例的示意图。图6是示出CMOS模拟开关的栅极电压和背栅极电压的各种示例的示意图。 图7是本实施例的CMOS模拟开关的电路图。图8是示出对应于本实施例的CMOS模拟开关装置的输入电压的栅极电压和背栅极电压的示意图。图9是示出对应于输入电压，以使得本实施例的CMOS模拟开关装置导通的栅极电压和背栅极电压的曲线图。图10是示出上述三个输入电压范围M1、M2和M3中PMOS晶体管和NMOS晶体管的导通电阻的示意图。图11是示出本实施例的普通CMOS模拟开关装置的输入电压范围Ml、M2和M3中的栅极电压和背栅极电压的示意图。图12是不出栅极电压和背栅极电压相对于PMOS晶体管的输入电压Vin的不意图。图13是示出栅极电压和背栅极电压相对于NMOS晶体管的输入电压Vin的示意图。图14是重叠地示出图12和图13的PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压的示意图。图15是示出对于普通CMOS模拟开关装置，在三个输入电压范围Ml、M2和M3中PMOS晶体管和NMOS晶体管的导通电阻的不意图。图16是示出在普通CMOS模拟开关装置中，PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压的修改示例的示意图。
图17是示出在普通CMOS模拟开关装置中，PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压的修改示例的示意图。图18是可变电压电路的电路图。图19是示出图18的可变电压电路的操作的流程图。图20是示出对于输入电压Vin在范围Ml中的情况，可变电压电路的状态的示意图。图21是示出对于输入电压Vin在范围M2中的情况，可变电压电路的状态的示意图。图22是示出对于输入电压Vin在范围M3中的情况，可变电压电路的状态的示意图。
具体实施例方式图1是示出测试芯片构造的示意图。LSI测试系统I连接到操作为接口的测试芯片2，且用于测试的装置的外部端子DUTl至DUTn连接到测试芯片2的输入/输出端子El至En。测试芯片2具有控制测试的控制电路4 ;控制电路4经由驱动器8以及比较器9连接到输入/输出端子El至En，驱动器8驱动输出信号，比较器9提取输入信号作为输入并检测H和L电平。测试芯片2具有DC电压测量部6，DC电压测量部6经由矩阵插接板10中的模拟开关ASW连接到输入/输出端子El至En的任意组合。模拟开关ASW被供以来自控制电路4的控制信号(未示出)，并且模拟开关ASW的任意组合被置于导通状态。通过这种方式，将输入端子的任意组合连接到DC电压测量部6。LSI测试系统I向装置输出预定信号，用于经由测试芯片2测试DUTl至DUTn，并取得作为响应而输出的信号作为输入。LSI测试系统I利用测试芯片2中的DC电压测量部6测量用于测试的装置所输出的输出信号的DC电压。DC电压测量部6可设置在测试芯片2中，如图1所示，或者可设置在与测试芯片2分离的芯片中。如下所述，各个模拟开关ASW分别连接输入/输出端子IN与OUT之间的P沟道晶体管(下面称为“PMOS晶体管”)和N沟道晶体管(下面称为“NMOS晶体管”)的源极和漏极端子，并且反相控制信号(未示出)被输入到各个晶体管栅极，以在导通状态和不导通状态下控制装置。通常，将电源电压(是输入信号的最大电压)提供给PMOS晶体管的背栅极，将接地点电压(是输入信号的最小电压)提供给NMOS晶体管的背栅极。当通过控制信号将接地点电压提供给PMOS晶体管的栅极并将电源电压提供给NMOS晶体管的栅极时，模拟开关ASW被置于导通状态。而当通过控制信号将电源电压提供给PMOS晶体管的栅极并将接地点电压提供给NMOS晶体管的栅极时，模拟开关ASW被置于不导通状态。近年来，开发出的MOS晶体管所具有的源漏极耐受电压等于或大于电源电压。通过将这种MOS晶体管用作模拟开关ASW中的CMOS晶体管，模拟开关进行对具有等于或大于测试芯片2中电源电压的DC电压的输入信号的开关。在图1的示例中，即使用于测试DUT的装置的输出信号的DC电压等于或大于测试芯片2中的电源电压，模拟开关ASW也接通和关断。但是，随着晶体管的小型化，栅极耐受电压，即MOS晶体管栅极绝缘膜的耐受电压趋于更低。但是，要求将栅极电压与背栅极电压之间的电压差保持为栅极耐受电压或低于栅极耐受电压。因此，当如同在现有技术的模拟开关中那样，PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压是接地点电压和电源电压时，模拟开关不能对于所具有的电压高于电源电压的输入信号进行开关。下面详细说明此问题。图2是CMOS模拟开关的电路图。图3、图4、图5和图6示出CMOS模拟开关的栅极电压和背栅极电压的各种示例。作为假设，假定对于NMOS晶体管和PMOS晶体管两者栅极耐受电压Vr都是3. 3V，并且输入电压Vin的最小电压Vmin是接地点电压(OV)，最大电压Vmax是5V。阈值电压分别是Vth (P)和Vth (N)。Vr = 3. 3VVmin = OVVmax = 5V图2的CMOS模拟开关ASW具有并联连接在输入端子IN与输出端子OUT之间的PMOS晶体管pch和NMOS晶体管nch。将相位相反的控制信号提供给两个晶体管的栅极。在一般使用的方法中，为了使模拟开关导通，将输入电压Vin的最小电压Vmin = OV提供给PMOS晶体管pch的栅极G，将输入电压Vin的最大电压Vmax = 5V提供给它的背栅极BG，将最大电压Vmax = 5V提供给NMOS晶体管nch的栅极G，将最小电压Vmin = OV提供给它的背栅极BG，如图2所示。在这种状态下，不管从OV到5V范围中的输入电压Vin是多少，PMOS晶体管pch和NMOS晶体管nch中至少有一个处于导通状态。具体而言,通过处于导通状态的模拟开关，输入端子IN和输出端子OUT两者都处于输入电压Vin，因此如果输入电压Vin是从Vth (P)到5V，则PMOS晶体管导通，而如果输入电压Vin是从OV到(5V_Vth (N))，则NMOS晶体管导通。但是，作为上述假设，PMOS晶体管和NMOS晶体管的栅极耐受电压Vr是3. 3V，因此如上所述，如果栅极G与背栅极BG之间的电压是5V，则该电压大于栅极耐受电压Vr，且出现晶体管栅极绝缘膜的破坏。图3是不出对于输入电压Vin, CMOS模拟开关与导通电阻Ron之间关系的不意图。如图3所示，假定PMOS晶体管的背栅极BG被驱动到3. 3V，即栅极耐受电压Vr，且NMOS晶体管的栅极G被驱动到3. 3V，即栅极耐受电压Vr。如图3中输入电压Vin与导通电阻Ron的曲线图所示，在这种情况下对于Vth(P)到3. 3V的输入电压Vin，PMOS晶体管pch导通，但是输入电压Vin越接近Vth (P)，导通电阻Ron越大。另一方面，对于OV到(3. 3V-Vth (N))的输入电压Vin，NMOS晶体管nch导通，但是输入电压Vin越接近3. 3V-Vth(N)，导通电阻Ron越大。因此，在输入电压Vin从OV到3. 3V的范围内两个晶体管的组合导通电阻Ron较低，如虚线所示。但是，如果输入电压Vin超过3. 3V，则PMOS晶体管的P型漏极和源极区域与N型背栅极区域之间的PN结被置于正向偏置状态，并且正向漏电流从漏极和源极区域流向背栅极区域。结果，模拟开关不向输出端子OUT传输从输入电压Vin的3. 3V到5V电压。图4是其中对于PMOS晶体管pch将栅极电压设定为1. 7V( = 5V_3. 3V)且将背栅极电压设定为5V，而对于NMOS晶体管nch将栅极电压设定为3. 3V且将背栅极电压设定为OV的示例。在这种情况下，对两个晶体管都将栅极与背栅极之间的电压保持在栅极耐受电压Vr = 3. 3V，因此不出现晶体管栅极绝缘膜的破坏。在本示例中，对于(1.7V+Vth(P))到5V的输入电压Vin, PMOS晶体管pch导通，而对于OV到(3. 3V-Vth (N))的输入电压Vin,NMOS晶体管nch导通。但是，在2. 5V的中间电压附近，两个晶体管的导通电阻Ron都高，并且组合导通电阻也高，对于双向模拟开关来说这是不希望的。图5是其中对于PMOS晶体管pch将栅极电压设定为OV且将背栅极电压设定为3. 3V，而对于NMOS晶体管nch将栅极电压设定为5V且将背栅极电压设定为1. 7V的示例，与图4相反。在这种情况下，对于Vth(P)到5V的输入电压Vin，PMOS晶体管pch导通，而对于OV到(5V-Vth(N))的输入电压Vin，NMOS晶体管nch导通。但是，与图3相似，如果输入电压Vin是从3. 3V到5V，则PMOS晶体管的P型漏极和源极区域与N型背栅极区域之间的PN结被置于正向偏置状态，并且正向电流从漏极和源极区域流向背栅极区域。另一方面，如果输入电压Vin是从OV到1. 7V，则NMOS晶体管的N型漏极和源极区域与P型背栅极区域之间的PN结被置于正向偏置状态，并且正向漏电流从背栅极区域流向漏极和源极区域。图6是其中对于PMOS晶体管pch将栅极电压设定为1. 7V且将背栅极电压设定为5V,而对于NMOS晶体管nch将栅极电压设定为5V且将背栅极电压设定为1. 7V的示例，与图3相反。在本示例中，对于(1. 7V+Vth⑵到5V的输入电压Vin，PMOS晶体管pch导通，而对于OV到(5V-Vth(N))的输入电压Vin，NMOS晶体管nch导通。但是，与图4相似，如果输入电压Vin是从OV到1. 7V，则NMOS晶体管的N型漏极和源极区域与P型背栅极区域之间的PN结被正向偏置，并且正向漏电流从背栅极区域流向漏极和源极区域。图7是本实施例的CMOS模拟开关的电路图。该CMOS模拟开关装置具有模拟开关ASW，其中P沟道晶体管pch和N沟道晶体管nch并联连接在输入端子IN与输出端子OUT之间；可变电压电路20，根据提供给输入端子的输入电压，可变地产生P沟道晶体管pch的栅极Gp和背栅极BGp的电压以及N沟道晶体管nch的栅极Gn和背栅极BGn的电压的每个电势；以及控制电路4，其向可变电压电路20提供控制信号Φ8，控制信号As控制模拟开关ASW导通或不导通。在PMOS晶体管中，根据范`围OV到5V中输入电压Vin的电势，在OV与1. 7V之间可变地控制栅极Gp的电压，在3. 3V与5V之间可变地控制背栅极BGp的电压，进而将栅极电压与背栅极电压之间的差保持在栅极耐受电压Vr(Pch)。另一方面，在NMOS晶体管中，根据范围OV到5V中输入电压Vin的电势，在3. 3V与5V之间可变地控制栅极Gn的电压，在OV与1. 7V之间可变地控制背栅极BGn的电压，进而将栅极电压与背栅极电压之间的差保持在栅极耐受电压Vr(Nch)。通过这种方式，即使提供给输入端子IN的输入电压Vin是OV与5V之间的电势，也不会在CMOS模拟开关ASW中出现栅极绝缘膜的破坏，进而没有源极和漏极区域的漏电流，并获得正常导通状态。图8是示出对应于本实施例的CMOS模拟开关装置的输入电压的栅极电压和背栅极电压的示意图。图9是示出对应于使得本实施例的CMOS模拟开关装置导通的输入电压的栅极电压和背栅极电压的曲线图。图8 是示出对于从 OV 到1. 7V( = 5-3. 3)V 的范围 Ml、从1. 7V 到 3. 3V( = 0+3. 3)V的范围M2、以及从3. 3V到5V的范围M3中的输入电压Vin，PM0S晶体管和NMOS晶体管栅极电压和背栅极电压的示意图。图9是示出对应于沿着横轴的输入电压Vin，沿着纵轴的PMOS晶体管和NMOS晶体管的栅极电压Vg(pch)和Vg(nch)以及背栅极电压Vbg(pch)和Vbg(nch)的示意图。虚线表示PMOS晶体管的栅极电压Vg(pch)和背栅极电压Vbg(pch),实线表示NMOS晶体管的栅极电压Vg(nch)和背栅极电压Vbg(nch)。图9中横轴从OV到1. 7V、从1. 7V到3. 3V以及从3. 3V到5V的范围对应于图8中的MUM2和M3。对于PMOS晶体管，如图9中虚线所示，当输入电压Vin在OV与3. 3V(=0+Vr(pch))之间时(图8中的范围Ml和M2)，背栅极电压Vbg(pch)被设定为PMOS晶体管的栅极耐受电压Vr(pch) = 3. 3V，且栅极电压Vg(pch)被设定为0V，或者比背栅极电压Vbg(pch)低栅极耐受电压Vr (pch) =3. 3V。通过这种方式,将背栅极电压Vbg(pch) =3. 3V保持为等于或大于输入电压Vin = OV到3. 3V，因此不出现从漏极和源极区域到背栅极区域的正向漏电流，栅极与背栅极之间的电压差保持为等于或低于栅极耐受电压Vr(pch)，因此不出现栅极绝缘膜的破坏，并且可保持导通状态。当输入电压Vin是从3. 3V到5V时(图8中的范围M3)，使得背栅极电压Vbg (pch)与输入电压Vin (从3. 3V到5V)相同，并使得栅极电压Vg(pch)比背栅极电压Vbg(pch)低栅极耐受电压Vr (pch) = 3. 3V。也就是说，进行可变控制，使得背栅极电压和栅极电压根据输入电压Vin而上升。通过这种方式，因为背栅极电压Vbg(pch)等于或大于输入电压Vin，所以不出现漏电流，也不出现栅极绝缘膜的破坏，并保持导通状态。PMOS晶体管的阈值电压Vth (pch)低于-1V，因此从OV到1. 7V的栅极电压Vg(pch)比从3. 3V到5V的输入电压Vin低阈值电压Vth(pch)或更多的量，并且可将PMOS晶体管保持为导通状态。另一方面，对于NMOS晶体管，如图9中实线所示，当输入电压Vin是从5V到1. 7V( = 5V-Vr(nch))时(图8中的范围M3和M2)，背栅极电压Vbg(nch)被设定为比5V低NMOS晶体管栅极耐受电压Vr (npch) = 3. 3V的电势，或者1.7V( = 5_3. 3V)，且栅极电压Vg (nch)被设定为比背栅极电压Vbg (nch)高栅极耐受电压Vr (nch) = 3. 3V的电势,或者5V。通过这种方式，将背栅极电压Vbg(nch) =1. 7V保持为等于或低于5V到1. 7V的输入电压Vin，不出现从背栅极区域到漏极和源极区域的正向漏电流，栅极-背栅极电压保持为等于或低于栅极耐受电压Vr (nch)，因此也不出现栅极绝缘膜的破坏，并保持导通状态。
当输入电压Vin是从1. 7V到OV时(图8中的范围Ml)，使得背栅极电压Vbg (nch)与输入电压Vin (从1. 7V到0V)相同，且使得栅极电压Vg(nch)比背栅极电压Vbg(nch)高栅极耐受电压Vr(nch) =3.3V。也就是说，进行可变控制，使得背栅极电压和栅极电压根据输入电压Vin而下降。通过这种方式，背栅极电压Vbg(pch)等于或小于输入电压Vin，因此不出现漏电流，也不出现栅极绝缘膜的破坏，并保持导通状态。NMOS晶体管的阈值电压Vth (nch)低于+IV，因此从5V到3. 3V的栅极电压Vg (nch)比从1. 7V到OV的输入电压Vin高阈值电压Vth (nch)或更多的量，并且可将NMOS晶体管保持为导通状态。在图9中，PMOS晶体管和NMOS晶体管的耐受电压Vr (pch)、耐受电压Vr (nch)都假定为3. 3V，因此当输入电压Vin是5V时，PMOS栅极电压Vg(pch)和NMOS背栅极电压Vbg(nch) —致为1.7V，并且当输入电压Vin是OV时，栅极电压Vg(nch)和背栅极电压Vbg(pch) 一致为3. 3V。当两种晶体管的耐受电压不同时，这些值可以不一致。图10是示出上述三种输入电压范围M1、M2和M3中PMOS晶体管和NMOS晶体管的导通电阻的示意图。在PMOS晶体管的情况下，对于范围Ml (0V到1. 7V)和范围M2 (1. 7V到3. 3V)中的输入电压Vin,栅极电压被固定于Vg(pch) = 0V,且背栅极电压被固定于3. 3V,而在范围M3(3. 3V到5V)中，根据输入电压Vin将背栅极电压可变地控制为Vbg(pch)=Vin = 3. 3V到5V,将栅极电压可变地控制为Vg(pch) = Vin-Vr (pch) = OV到1. 7V。通过这种可变控制，防止了漏极和源极区域中的漏电流。另一方面，在NMOS晶体管的情况下，对于范围M3 (3. 3V到5V)和范围M2 (1. 7V到3. 3V)中的输入电压Vin,栅极电压Vg(nch)被固定于5V,且背栅极电压Vbg(nch)被固定于1. 7V，而在范围Ml (0V到1. 7V)中，根据输入电压Vin将背栅极电压可变地控制为Vbg (pch)=Vin = OV到1. 7V,将栅极电压可变地控制为Vg(nch) = Vin-Vr (nch) = 3. 3V到5V。通过这种可变控制，防止了漏极和源极区域中的漏电流。进而，在输入电压范围中，使得PMOS晶体管和NMOS晶体管的组合导通电阻小。在上述示例中，对于输入电压Vin的最大电压Vmax = 5V,栅极耐受电压Vr (pch),Vr (nch) =3. 3V，超过最大电压的50%。另一方面，输入电压Vin是最小电压Vmin = OV与最大电压Vmax之间的电压。下面对于其中栅极耐受电压Vr (pch), Vr (nch)小于最大电压的50%的示例说明普通CMOS模拟开关装置。图11是示出本实施例的普通CMOS模拟开关装置的输入电压范围Ml、M2和M3中栅极电压和背栅极电压的示意图。图12是示出栅极电压和背栅极电压相对于PMOS晶体管的输入电压Vin的示意图。图13是示出栅极电压和背栅极电压相对于NMOS晶体管的输入电压Vin的示意图。首先，说明图12的PMOS晶体管。对于OV到Vr (pch)的输入电压Vin，栅极电压Vg (pch)被固定于 Vmin = 0V,且背栅极电压 Vbg (pch)被固定于 Vmin+V (pch) = Vr (pch)。通过这种方式，当输入电压变为比栅极电压Vg(pch) =OV高阈值电压Vth(pch)的量时，晶体管导通，背栅极电压等于或大于输入电压Vin，因此没有漏电流，并且不出现栅极绝缘膜的破坏。当输入电压Vin在Vr (pch)与Vmax之间时,背栅极电压被保持为Vbg(pch)=Vin,且使得栅极电压Vg (pch)比背栅极电压低Vr (pch),或Vg (pch) = Vin-Vr (pch),也就是说，将这些电压Vg(pch)和Vbg(pch)控制为根据输入电压Vin而变化的电压。通过这种方式，栅极电压Vg(pch)比输入电压Vin低阈值电压Vth (pch)或更多的量，因此PMOS晶体管导通，进而背栅极电压等于或大于输入电压，因此没有漏电流，并且不出现栅极绝缘膜的破坏。下面说明图13的NMOS晶体管。对于Vmax与Vmax-Vr (nch)之间的输入电压Vin,栅极电压Vg(nch)被固定于Vmax,且背栅极电压Vbg(nch)被固定于Vmax-Vr (nch)。通过这种方式，当输入电压Vin比栅极电压Vg(nch) = Vmax低阈值电压Vth (nch)时，晶体管导通，进而背栅极电压等于或小于输入电压，因此没有漏电流，并且没有栅极绝缘膜的破坏。此外，对于Vmax-Vr (nch)与Vmin之间的输入电压Vin,背栅极电压被保持为Vbg(nch)=Vin,且栅极电压被保持为电压Vg(nch) = Vin+Vr (nch),或者比背栅极电压高Vr (nch)的量，也就是说，根据输入电压Vin可变地控制电压Vbg (nch) ,Vg (nch)。通过这种方式，栅极电压Vg (nch)比输入电压Vin高等于或大于阈值电压Vth (nch)的量，因此NMOS晶体管导通，进而背栅极电压等于或小于输入电压，因此没有漏电流，并且没有栅极绝缘膜的破坏。图14是重叠地示出图12和图13的PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压的示意图。在图14中，假定PMOS晶体管和NMOS晶体管的栅极耐受电压Vr (pch)和Vr (nch)相同且等于Vr，图12和图13的PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压被示为重叠。图15是示出对于普通CMOS模拟开关装置，在三个输入电压范围Ml、M2和M3中PMOS晶体管和NMOS晶体管的导通电阻Ron的示意图。在图15的示例中，Vr (pch)，Vr (nch)< Vmax/2，因此图11中示出的三个输入电压范围Ml、M2和M3不同于图10的三个输入电压范围Ml、M2和M3。当输入电压处于范围Ml (O到Vr(pch))时，PMOS晶体管的栅极电压和背栅极电压被固定，但是NMOS晶体管的背栅极电压等于输入电压Vin，并且栅极电压比该电压高栅极耐受电压Vr (nch)的量(Vin+Vr (nch)),并被控制在根据输入电压Vin而变化的电势。通过这种方式，避免了 NMOS晶体管中的漏电流。当输入电压处于范围M2 (Vr (pch)至(Vmax-Vr (nch)))时，PMOS晶体管和NMOS晶体管的背栅极电压等于输入电压Vin，并且栅极电压分别被设定为Vin-Vr(pch)和Vin+Vr (nch)。也就是说，电势根据输入电压Vin而变化。通过这种方式，在PMOS晶体管和NMOS晶体管中都避免了漏电流。当输入电压处于范围M3 ((Vmax-Vr (nch))至Vmax)时，PMOS晶体管的背栅极电压等于输入电压Vin，并且栅极电压被控制在Vin-Vr (pch)。通过这种方式，避免了PMOS晶体管的漏电流。对于NMOS晶体管,栅极电压被固定于Vmax,背栅极电压被固定于Vmax-Vr (nch)。图16和图17示出普通CMOS模拟开关装置中PMOS晶体管和NMOS晶体管的栅极电压和背栅极电压的修改示例。下面说明这些并与图12和图13做比较。在图16的PMOS晶体管的示例中，当输入电压Vin在OV附近时，栅极电压Vg(pch)被设定为0V，且背栅极电压Vbg (pch)被设定为Vr(pch)。但是，对于高于OV附近并且直到最大输入电压Vmax的输入电压Vin,使得背栅极电压Vbg(pch)高于输入电压Vin,因此漏极和源极区域与背栅极区域之间的PN结没有正向偏置，并且使得栅极电压Vg(pch)与背栅极电压Vbg(pch)之间的电压差等于或小于栅极耐受电压Vr(pch)。也就是说，背栅极电压和栅极电压都根据输入电压Vin可变地控制。在图17的NMOS晶体管的示例中，与图16相反，当输入电压Vin在最大电压Vmax附近时，栅极电压Vg (nch)被设定为Vmax,且背栅极电压Vbg (pch)被设定为Vmax-Vr (nch)。但是,对于低于Vmax附近并且直到最小输入电压Vmin = OV的输入电压Vin，使得背栅极电压Vbg(nch)低于输入电压Vin，因此漏极和源极区域与背栅极区域之间的PN结没有正向偏置，进而使得栅极电压Vg (nch)比输入电压Vin高阈值电压Vth (nch)的量，因此使得栅极电压Vg(nch)与背栅极电压Vbg(nch)之间的电压差等于或小于栅极耐受电压Vr (nch)。在这种情况下同样地，与PMOS晶体管相似，背栅极电压和栅极电压都根据输入电压Vin可变地控制。图18是可变电压电路的电路图。该可变电压电路20用于图8和图9中示出的示例，其中输入电压Vin是从OV到5V，并且PMOS晶体管和NMOS晶体管的栅极耐受电压都是Vr = 3. 3V。可变电压电路20设置了图1所示的半导体芯片，并且其电源电压例如是3. 3V。图18的可变电压电路20具有两个比较器CMPlO和CMP20，它们构成输入电压检测电路，以检测输入电压Vin的电压范围；一对第一开关SiO和Sll,它们根据比较器CMPlO的输出接通和关断；以及一对第二开关S20和S21，它们根据比较器CMP20的输出接通和关断。比较器CMPlO向反相输入端子输入利用电阻器2R、R和R将输入电压Vin分压获得的电压，向同相输入端子输入通过类似电阻器将5V( = Vmax)与1. 7V( = Vmax-Vr (pch))之间的电压分压获得的电压，比较两者，如果Vin < 3. 3V就输出L电平，但是如果Vin > 3. 3V就输出H电平。也就是说，如果Vin < 3. 3V，则开关SlO导通而Sll不导通，并将3. 3V用作PMOS晶体管pch的背栅极电压Vbg(pch)，而如果Vin > 3. 3V，则开关SlO不导通而Sll导通，并将输入电压Vin用作PMOS晶体管pch的背栅极电压Vbg (pch)。比较器CMP20向反相输入端子输入利用电阻器2R、R和R将输入电压Vin降压获得的电压，向同相输入端子输入通过类似电阻器将电压1. 7V( = Vmax-Vr(pch))降压获得的电压，比较两者，如果Vin >1. 7V就输出H电平，但是如果Vin <1. 7V就输出L电平。也就是说，如果Vin >1. 7V，则开关S20导通而S21不导通，并将1. 7V用作NMOS晶体管nch的背栅极电压Vbg (nch)，而如果Vin <1. 7V，则开关S20不导通而S21导通，并将输入电压Vin用作NMOS晶体管nch的背栅极电压Vbg (nch)。可变电压电路20具有用于PMOS晶体管的电压变换电路SHFl和使得PMOS晶体管pch导通或不导通的第三开关S30，以及用于NMOS晶体管的电压变换电路SHF2和使得NMOS晶体管nch导通或不导通的第四开关S40。电压变换电路SHFl具有电容器Cl、充电开关S50和S51以及电压变换开关S52和S53 ;当通过控制信号cjiSll将充电开关S50和S51接通时，将电容器Cl充电到3. 3V，而当充电开关S50和S51关断并且通过控制信号cjiSll将电压变换开关S52和S53接通时，在输出端out产生比输入端in低3. 3V的电压。当第三开关S30响应于控制信号Φ S21连接到端子B侧时，PMOS晶体管的栅极电压变为比背栅极电压低3. 3V，且PMOS晶体管导通，而当第三开关S30连接到端子A侧时，栅极电压变为与背栅极电压相同，且晶体管不导通。电压变换电路SHF2具有电容器C2、充电开关S60和S61以及电压变换开关S62和S63 ;当通过控制信号(tS12将充电开关S60和S61接通时，将电容器C2充电到3. 3V，而当充电开关S60和S61关断并且通过控制信号0S12将电压变换开关S62和S63接通时，在输出端out产生比输入端in高 3. 3V的电压。当第四开关S40响应于控制信号(tS22连接到端子B侧时，NMOS晶体管的栅极电压变为比背栅极电压高3. 3V，且NMOS晶体管nch导通，而当第四开关S40连接到端子A侧时，栅极电压变为与背栅极电压相同，且晶体管不导通。图19是示出图18的可变电压电路的操作的流程图。如图18所示，通过来自控制电路4的控制信号CjiSll至(tS22控制可变电压电路20。首先，通过控制信号CjiSll和Φε 2进行电容器Cl和C2的充电(SlO)，电容器Cl和C2产生栅极与背栅极之间的电压。具体而言，在电压变换电路SHFl中，充电开关S50和851导通，电容器Cl被充电到3. 3V的栅极耐受电压，并且在电压变换电路SHF2中，充电开关S60和S61导通，电容器C2也被充电到3. 3V的栅极耐受电压。构成输入电压检测电路以检测输入电压Vin电压范围的两个比较器CMPlO和CMP20分别检测输入电压Vin是高于还是低于栅极耐受电压3. 3V以及输入电压Vin是高于还是低于电压1. 7V( = 5V-3. 3V)，该电压比最大输入电压Vmax = 5V低3. 3V的栅极耐受电压(S20)。也就是说，通过两个比较器CMPlO和CMP20的输出信号的组合，检测输入电压Vin是否在范围 Ml (O ( Vin <1. 7V)、M2 (1. 7V ( Vin < 3. 3V)或者M3 (3. 3V ( Vin ( Vmax (5V))中(S21、S22、S23)。通过该检测，一对第一开关SlO和Sll选择并输出3. 3V或者输入Vin作为PMOS晶体管的背栅极电压Vbg(pch)，并且一对第二开关S20和S21选择并输出1. 7V或者Vin作为NMOS晶体管的背栅极电压Vbg(nch)。图20是示出对于输入电压Vin在范围Ml中的情况，可变电压电路的状态的示意图。输入电压为O < Vin <1. 7V，因此开关SlO接通，开关Sll关断，并且背栅极电压Vbg(pch)为3. 3V，且开关S20关断，开关S21接通，并且背栅极电压Vbg(nch)为输入电压Vin0图21是示出对于输入电压Vin在范围M2中的情况，可变电压电路的状态的示意图。输入电压为1. 7 ^ Vin < 3. 3V，因此开关SlO接通，开关Sll关断，并且背栅极电压Vbg(pch)为3. 3￥，且开关320接通，开关321关断，并且背栅极电压￥68(11(*)为1. 7V。图22是示出对于输入电 压Vin在范围M3中的情况，可变电压电路的状态的示意图。输入电压为3. 3 ^ Vin ^ Vmax(5V)，因此开关SlO关断，开关Sll接通，并且背栅极电压Vbg(pch)为输入电压Vin，且开关S20接通，开关S21关断，并且背栅极电压Vbg(nch)为1. 7V。此外，通过控制信号cjiSll和(tS12，电压变换电路SHFl中的充电开关S50和S51关断，且电压变换电路SHFl中的电压变换开关S52和S53接通，而电压变换电路SHF2中的充电开关S60和S61关断，且电压变换电路SHF2中的电压变换开关S62和S63接通(S30)。通过这种方式，电压变换电路SHFl的输出端out变为比背栅极电压Vbg(pch)低栅极耐受电压3. 3V的电势，而电压变换电路SHF2的输出端out变为比背栅极电压Vbg (nch)高栅极耐受电压3. 3V的电势。最后，根据使得模拟开关导通或不导通的来自控制电路的控制信号ΦΞ21和Φ S22，第三开关S30连接端子A或端子B，且第四开关S40连接端子A或端子B。如果开关S30和开关S40都连接端子B侧，则PMOS晶体管pch的栅极电压变为Vbg (pch)-3. 3V，而NMOS晶体管nch的栅极电压变为Vbg (nch)+3. 3V，并且两个晶体管都处于导通状态。另一方面，如果开关S30和开关S40都连接端子A侧，则PMOS晶体管和NMOS晶体管的栅极电压与各自的背栅极电压Vbg(pch)、Vbg(nch)相同，并且两个晶体管都处于不导通状态。上述处理SlO和S30不需要在CMOS模拟开关的每个开关周期里进行。在一个开关周期里，至少进行处理S20和S40。如上所述，本实施例的CMOS模拟开关装置对于等于或大于栅极耐受电压的电压范围中的输入信号实现适当的导通状态。因此，设置在具有低电源电压和低栅极耐受电压的LSI芯片中的CMOS模拟开关即使对于超过电源电压的输入电压也能进行适当的开关。
权利要求
1.一种半导体装置，包括 模拟开关，其中P沟道晶体管和N沟道晶体管并联连接在输入端子与输出端子之间； 可变电压电路，其根据提供给所述输入端子的输入电压可变地产生所述P沟道晶体管的第一栅极电压和第一背栅极电压以及所述N沟道晶体管的第二栅极电压和第二背栅极电压的电势；以及 控制电路，其向所述可变电压电路提供控制所述模拟开关导通或不导通的控制信号，其中 响应于导致所述模拟开关导通的所述控制信号，所述可变电压电路向所述P沟道晶体管和所述N沟道晶体管各自的栅极输出可变地产生的第一栅极电压和第二栅极电压。
2.根据权利要求1的半导体装置，其中 所述P沟道晶体管具有第一栅极耐受电压，所述第一栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，所述N沟道晶体管具有第二栅极耐受电压，所述第二栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压； 对于所述P沟道晶体管，所述可变电压电路将所述第一背栅极电压设定为所述输入电压或更高，并将所述第一栅极电压设定为一电压，该电压比所述第一背栅极电压低所述第一栅极耐受电压；以及 对于所述N沟道晶体管，所述可变电压电路将所述第二背栅极电压设定为所述输入电压或更低，并将所述第二栅极电压设定为一电压，该电压比所述第二背栅极电压高所述第二栅极耐受电压。
3.根据权利要求1的半导体装置，其中 所述P沟道晶体管具有第一栅极耐受电压，所述第一栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，所述N沟道晶体管具有第二栅极耐受电压，所述第二栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压； 所述输入电压具有的电势在从最小电压到最大电压的范围内； 对于所述P沟道晶体管，当所述输入电压处于等于或大于所述最小电压的电压以及等于或小于第一电压的电压的第一电压范围内时，所述可变电压电路将所述第一栅极电压设定为所述最小电压，将所述第一背栅极电压设定为比所述最小电压高所述第一栅极耐受电压的电压，所述第一电压比所述最小电压高所述第一栅极耐受电压，而当所述输入电压处于等于或大于所述第一电压的电压以及等于或小于所述最大电压的电压的第二电压范围内时，所述可变电压电路将所述第一背栅极电压设定为与所述输入电压相同的电压，将所述第一栅极电压设定为比所述第一背栅极电压低所述第一栅极耐受电压的电压；以及 对于所述N沟道晶体管，当所述输入电压处于等于或小于所述最大电压的电压以及等于或大于第二电压的电压的第三电压范围内时，所述可变电压电路将所述第二栅极电压设定为所述最大电压，将所述第二背栅极电压设定为比所述最大电压低所述第二栅极耐受电压的电压，所述第二电压比所述最大电压低所述第二栅极耐受电压，而当所述输入电压处于等于或小于所述第二电压的电压以及等于或大于所述最小电压的电压的第四电压范围内时，所述可变电压电路将所述第二背栅极电压设定为与所述输入电压相同的电压，将所述第二栅极电压设定为比所述第二背栅极电压高所述第二栅极耐受电压的电压。
4.根据权利要求3的半导体装置，其中所述可变电压电路包括输入电压检测电路，其在所述第一电压范围至所述第四电压范围中检测所述输入电压的范围； 第一开关，其根据通过所述输入电压检测电路对所述第一电压范围或第二电压范围的检测，将所述第一背栅极电压的输出端子连接到比所述最小电压高所述第一栅极耐受电压的电压，或者连接到所述输入端子； 第一电压变换电路，其向所述第一栅极电压的输出端子提供比所述第一背栅极电压的输出端子低所述第一栅极耐受电压的电压； 第二开关，其根据通过所述输入电压检测电路对所述第三电压范围或第四电压范围的检测，将所述第二背栅极电压的输出端子连接到比所述最大电压低所述第二栅极耐受电压的电压，或者连接到所述输入端子；以及 第二电压变换电路，其向所述第二栅极电压的输出端子提供比所述第二背栅极电压的输出端子高所述第二栅极耐受电压的电压。
5.根据权利要求4的半导体装置，其中所述可变电压电路包括 第三开关，其响应于控制所述模拟开关导通或不导通的控制信号，分别将比所述第一背栅极电压的输出端子低所述第一栅极耐受电压的电压或者所述第一背栅极电压连接到处于所述第一栅极电压的输出端子；以及 第四开关，其响应于控制所述模拟开关导通或不导通的控制信号，分别将比所述第二背栅极电压的输出端子高所述第二栅极电压的电压或者所述第二背栅极电压连接到处于所述第二栅极电压的输出端子。
6.根据权利要求1的半导体装置，包括 输入端子，连接到待测试装置的外部端子；以及 电压测量部，其经由所述半导体装置连接到所述输入端子，并且当所述模拟开关导通时测量所述待测试装置的所述外部端子的电压。
7.—种控制模拟开关的方法，在所述模拟开关中，P沟道晶体管和N沟道晶体管并联连接在输入端子与输出端子之间，所述P沟道晶体管具有第一栅极耐受电压，所述第一栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，所述N沟道晶体管具有第二栅极耐受电压，所述第二栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，且所述输入电压具有的电势在从最小电压到最大电压的范围内， 所述控制方法包括 根据所述输入电压控制所述P沟道晶体管，使得所述第一背栅极电压等于或大于所述输入电压，且所述第一栅极电压比所述第一背栅极电压低所述第一栅极耐受电压；以及 根据所述输入电压控制所述N沟道晶体管，使得所述第二背栅极电压等于或小于所述输入电压，且所述第二栅极电压比所述第二背栅极电压高所述第二栅极耐受电压。
8.—种控制模拟开关的方法，在所述模拟开关中，P沟道晶体管和N沟道晶体管并联连接在输入端子与输出端子之间，所述P沟道晶体管具有第一栅极耐受电压，所述第一栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，所述N沟道晶体管具有第二栅极耐受电压，所述第二栅极耐受电压是栅极绝缘膜不破坏的最大容忍电压，且所述输入电压具有的电势在从最小电压到最大电压的范围内， 所述控制方法包括控制所述P沟道晶体管，使得当所述输入电压处于等于或大于所述最小电压的电压以及等于或小于第一电压的电压的第一电压范围内时，所述第一栅极电压等于所述最小电压，所述第一背栅极电压比所述最小电压高所述第一栅极耐受电压，所述第一电压比所述最小电压高所述第一栅极耐受电压，并使得当所述输入电压处于等于或大于所述第一电压的电压以及等于或小于所述最大电压的电压的第二电压范围内时，所述第一背栅极电压等于所述输入电压，且所述第一栅极电压比所述第一背栅极电压低所述第一栅极耐受电压；以及 控制所述N沟道晶体管， 使得当所述输入电压处于等于或小于所述最大电压的电压以及等于或大于第二电压的电压的第三电压范围内时，所述第二栅极电压等于所述最大电压，所述第二背栅极电压比所述最大电压低所述第二栅极耐受电压，所述第二电压比所述最大电压低所述第二栅极耐受电压，并使得当所述输入电压处于等于或小于所述第二电压的电压以及等于或大于所述最小电压的电压的第四电压范围内时，所述第二背栅极电压等于所述输入电压，所述第二栅极电压比所述第二背栅极电压高所述第二栅极耐受电压。
全文摘要
本申请涉及半导体装置和控制模拟开关的方法。一种半导体装置包括模拟开关，其中P沟道晶体管和N沟道晶体管并联连接在输入端子与输出端子之间；可变电压电路，其根据提供给输入端子的输入电压可变地产生P沟道晶体管的第一栅极电压和第一背栅极电压以及N沟道晶体管的第二栅极电压和第二背栅极电压的电势；以及控制电路，其向可变电压电路提供控制模拟开关导通或不导通的控制信号。响应于导致所述模拟开关导通的所述控制信号，可变电压电路向P沟道晶体管和N沟道晶体管各自的栅极输出可变地产生的第一栅极电压和第二栅极电压。
文档编号H03K17/687GK103051314SQ20121032139
公开日2013年4月17日 申请日期2012年8月31日 优先权日2011年10月11日
发明者荒木良太, 水谷彻 申请人:富士通半导体股份有限公司