专利名称：数字控制功率放大器及数字控制功率放大器单元的制作方法
技术领域：
本发明实施例有关功率放大，尤其是指一种具有带通滤波/暂态波形控制(transient waveform control)的数字控制功率放大器以及相关的数字控制功率放大器单元。
背景技术：
极座标传送器(polar transmitter)具有若干优点，例如可降低调制路径的复杂度和电流消耗以及消除镜像干扰抑制(image rejection)问题的能力，因而极座标传送器较适合使用先进的互补式金属氧化物半导体(complementary metaloxide semiconductor, CMOS)制程技术。更具体地说，极座标传送器为一发射装置，用来将分解(spit)由一振幅调制(amplitude-modulated, AM)分量以及一相位调制(phase-modulated, PM)分量所组成的复合基频信号，而非是由一同相位分量(in-phasecomponent)与一正交相位分量(quadrature component)所组成的复合基频信号。此两正交分量被重组为一射频(radio-frequency, RF)输出信号并且经由空气来传递。为了提高功率效率(power efficiency)并且减少硬件成本和芯片面积,极座标传送器使用一全数字射频传送器前端电路。该全数字射频传送器前端电路的传统作法使用一数字控制功率放大器(digitally-controlled power amplifier, DPA),操作上就如同一射频数模转换器(RF digital-to-analog converter, RF-DAC)。该数字控制功率放大器可含有多个数字控制功率放大器单元，用来结合一振幅调制信号以及一相位调制信号，并且依照所要的射频载波频率和所需的功率电平来传递一整体信号。因此，如何设置并且控制该多个数字控制功率放大器单元来达到所期望的数字控制功率放大器功能已成为此领域所亟需解决的问题。
就传统的数字控制功率放大器单元的作法来说，使用的是一种高效能的切换模式(反向D级/E级(inverse class-D/class-D))功率放大器,然而，电流切换模式数字控制功率放大器为电感负载的(inductor-loaded),因此，由于此电感负载的切换模式放大器的固有特性，电压摆幅(voltage swing)将会大于π乘上VDD，其中VDD为供应电压。为了减少电压摆幅，必须使用一较低的供应电压VDD。例如，一直流一直流转换器(DC-DCconverter)及/或一低压差稳压器(low-dropout regulator)可以被用来将一电池所提供的一高直流电压转换为该数字控制功率放大器所需要的一低供应电压VDD，然而不幸的是，由于经过了功率转换，将会造成电池效能的降低。此外,振幅调制取样若使用一周期性取样时钟会产生带外(out-of-band, 00B)噪声/复制信号(replica)。一种减少带外噪声/复制信号的传统做法是使用一个更高的取样频率，然而此举将导致更高的功率消耗。另一种传统上做法则是使用一个更高解析度的数模转换器，不过这样的作法会具有布局上以及物理上的限制。而又另外一种传统做法是使用一射频带通滤波器，然而，此一射频带通滤波器的品质因数偏低且面积偏大。因此，需要一种创新的数字控制功率放大器单元设计，其具有较佳的效能同时可以有效地减少带外噪声/复制信号。此外，由于磁稱合(magneticcoupling)及 / 或直接稱合(direct coupling)(例如，经由印刷电路板接地及/或封装接地(package ground)耦合)所建立的反馈路径的缘故，传送器输出可能会反馈至传送器的时钟源(clock source)，因而降低传送器效能。因此，也需要一个减轻输出反馈干扰(pulling mitigation)的机制来改善传送器的效能。
发明内容有鉴于此，根据本发明的示范性实施例，提出一种具有带通滤波/暂态波形控制的数字控制功率放大器以及相关数字控制功率放大器单元，以解决上述问题。根据本发明的第一实施例，揭露一种示范性具有带通滤波的数字控制功率放大器。该示范性数字控制功率放大器包含有一射频时钟输入、一振幅控制字输入以及多个数字控制功率放大器单元。该射频时钟输入用来接收一射频时钟。该振幅控制字输入用来接收一数字振幅控制字信号。该多个数字控制功率放大器单元耦接至该射频时钟以及该数字信号，该多个数字控制功率放大器单元中的至少一个数字控制功率放大器单元响应该数字振幅控制字信号的至少一位而逐渐地开启及关闭。根据本发明的第二实施例，揭露一种示范性具有暂态波形控制的数字控制功率放大器。该示范性数字控制功率放大器包含有一射频时钟输入、一振幅控制字输入以及多个数字控制功率放大器单元。该射频时钟输入用来接收一射频时钟。该振幅控制字输入用来接收一数字振幅控制字信号。该多个数字控制功率放大器单元耦接至该射频时钟以及该数字振幅控制字信号，该多个数字控制功率放大器单元中的至少一个数字控制功率放大器单元响应该数字振幅控制字信号中的至 少一位而急速地开启及关闭。根据本发明的第三实施例，揭露一种示范性数字控制功率放大器单元。该示范性数字控制功率放大器单元包含有一控制器以及一输出驱动器。该控制器根据多个偏压、一射频输入以及一数字振幅控制字信号的一位，来产生多个中间控制信号。该输出驱动器根据该多个中间控制信号来产生一射频输出。该输出驱动器含有一 P型电路，具有至少一 P型金属氧化物半导体晶体管，会其响应该多个中间控制信号中的第一中间控制信号来运作；以及一 N型电路，具有至少一 N型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的第二中间控制信号来运作。本发明提出的数字控制功率放大器单元设计提供具有带通滤波以及暂态波形控制的数字控制功率放大器，因而可以有效地减少带外噪声/复制信号。为使本发明的上述目的、特征和优点能更明显易懂，下文特举实施例，并配合附图，详细说明如下。
图1为依据本发明实施例的多级数字控制功率放大器的广义架构模块示意图；图2为依据本发明第一实施例的多级数字控制功率放大器的结构示意图；图3为依据本发明第二实施例的多级数字控制功率放大器的结构示意图；图4为依据本发明一实施例的反向器缓冲器的结构示意图；图5为依据本发明一实施例的与门的结构示意图6为依据本发明一示范实施例的多级数字控制功率放大器的输出级所使用的输出单元的结构示意图；图7为图6所示的输出单元的第一电路实施方式的示意图；图8为图6的输出单元的第二电路实施方式的示意图；图9为图7所示的输出单元的单一位操作在时域上的波形图；图10为图6所示的输出单元的第三电路实施方式的示意图；图11为第10图所示的输出驱动器操作在开启状态的等效电路示意图；图12为图10所示的输出驱动器操作在关闭状态的等效电路示意图；图13为图10所示的输出单元中的单一位操作在时域上的波形图；图14为图6所示的输出单元的第四电路实施方式的示意图；图15为根据本发明一示范性实施例的数字控制位CB以及控制输出CB’和Ctrl的波形图；图16为图14所示的输出驱动器操作在一开启状态的等效电路的示意图；图17为图10所示的输出驱动器操作在一预充电状态的等效电路的示意
图18为图10所示的输出驱动器操作在一关闭状态的等效电路的示意图；图19为图14所示的输出单元的单一位操作在时域上的波形图；图20为依据本发明一实施例来使用一示范性减轻输出反馈干扰的机制的传送器的不意图；图21为具有由一直流电压调整电路所调整以减轻一时钟源的输出反馈干扰的多个供应电压的多级数字控制功率放大器的结构示意图；图22为依据本发明一实施例而使用另一示范性减轻输出反馈干扰的机制的传送器的不意图；图23为依据本发明一实施例而使用又另一示范性减轻输出反馈干扰的机制的另一传送器的不意图。
具体实施方式在说明书及权利要求当中使用了某些词汇来指称特定的元件。本领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求并不以名称的差异来作为区分元件的方式，而是以元件在功能上的差异来作为区分的准则。在通篇说明书及请求项当中所提及的「包含」为一开放式的用语，故应解释成「包含但不限定于」。另夕卜，「耦接」一词在本文应理解为包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置耦接于一第二装置，则代表该第一装置可直接电气连接于该第二装置，或通过其他装置或连接手段间接地电气连接至该第二装置。图1为依据本发明一示范性实施例的一多级(mult1-stage)数字控制功率放大器的广义架构模块示意图。示范性的多级数字控制功率放大器100包含有(但不局限于)一射频(radio-frequency, RF)时钟输入 102、一振幅控制字(amplitude control word, ACff)输入104、一驱动级106 (其包含多个驱动器(即驱动器单元)107_1 107_M)以及一输出级108 (其包含有多个输出单元109_1 109_N)。射频时钟输入102用来接收一射频时钟RF_IN，举例而言，射频时钟RF_IN为一极座标传送器中的一内含相位(相位调制)信号,且因此带有相位相关信息。振幅控制字输入104用来接收一数字振幅控制字信号(即一数字控制字)ACW_IN,举例来说,数字振幅控制字信号ACW_IN为一极座标传送器中的一内含振幅(振幅调制)信号，且因此带有振幅相关信息。驱动器107_1 107_M耦接至射频时钟RF_IN，并用来产生多个中间信号(intermediate signal) S_1 S_K。关于输出级108，其耦接至驱动级106来接收中间信号S_1 S_K，并根据接收到的中间信号S_1 S_K来产生一输出信号RF_OUT。在此示范性设计中，驱动器107_1 107_M中的至少一个响应于数字振幅控制字信号ACW_IN中的至少一位来进行运作，及/或输出单元109_1 109_N中的至少一个响应于数字振幅控制字信号ACW_IN中的至少一位来进行运作，也就是说，驱动器107_1 107_M中的至少一个根据数字振幅控制字信号ACW_IN中的至少一位来控制，及/或输出单元109_1 109_N中的至少一个根据数字振幅控制字信号ACW_IN的至少一位来控制。举例来说(但本发明并不以此为限)，一个或多个输出单元可能会直接被数字振幅控制字信号ACff_IN中的一个或多个位所控制，或者是被从数字振幅控制字信号ACW_IN中的一个或多个处理位所产生的一个或多个控制位所控制。在一示范性设计中，基于多个数字控制功率放大器单元之间互相的连接关系，驱动级106以及输出级108当中的数字控制功率放大器单元107_1 107_M以及109_1 109_N可以采用一树状拓朴(tree topology)或一链状拓朴(chain topology)的方式来设置。请参考图2，其为依据本发明第一实施例的多级数字控制功率放大器的结构示意图。多级数字控制功率放大器200基于图1中的硬件架构来配置，故具有一驱动级206以及一输出级208。驱动级206从一射频时钟输入202接收一射频时钟RF_IN(即一相位调制信号)，而输出级208从一振幅控制字输入204接收一振幅控制字输入信号AC W_IN。驱动级206具有多个串接级212、214以及216。应注意的是，驱动级206所使用的串接级的数量仅供说明用途。串接级212含有多个驱动器211、串接级214含有多个驱动器213以及串接级216含有多个驱动器215。串接级212当中的任一个驱动器211可被耦接至下一串接级214当中的一个或多个驱动器213。此外，耦接至任一驱动器211的驱动器213的数量可相等或不等于耦接至其他驱动器211的驱动器213的数量，主要视设计上的实际需求以及考量而定。在使用一树状拓朴的情况下，耦接至一驱动器211的驱动器213的数量可大于I。同样地，串接级214当中的任一个驱动器213可耦接至下一串接级216当中的一个或多个驱动器215。此外，耦接至任一驱动器213的驱动器215的数量可相等或不等于耦接至其他驱动器213的驱动器215的数量，主要视设计上的实际需求以及考量而定。在使用一树状拓朴的情况下，耦接至一驱动器213的驱动器215的数量可大于I。关于输出级208，其包含有多个输出单元(output cell)217。驱动级206当中的任一驱动器215可被耦接至输出级208当中的一个或多个输出单元217。如图2所示，任一输出单元217具有一输入端Pl以及一输出端P2。输入端Pl耦接至驱动级206的最后一串接级216中的驱动器215所产生的多个中间信号Si中的一个。所有的输出单元217的输出端P2互相耦接在一起(虽然也可采用间接耦接，但图中所示为直接耦接)，因此输出信号RF_0UT来自于启用的输出单元217的信号输出的总合。在使用一树状拓朴的情况下，耦接至一驱动器215的输出单元217的数量可大于I。举例来说(但本发明并不以此为限)，图2中所有的驱动器211、213、215以及输出单元217可被配置来响应数字振幅控制字信号ACW_IN以控制输出信号RF_OUT的功率电平，因此驱动级206中的个别的驱动器211、213、215可分别被独立控制，且输出级208中的个别的输出单元217可分别被独立控制。如上所述，驱动级206用来将内含相位以及振幅的射频载波耦接至输出级208，且输出级208系用来在射频载波频率以及所要的功率电平上传递一整体信号。因此，对经由数字振幅控制字信号ACW_IN传送的位进行适当设定，可使输出信号RF_OUT的功率被设定在所要求的功率电平。于图2所示范例中，多级数字控制功率放大器200中所有的驱动器211、213、215以及输出单元217均会响应数字振幅控制字信号ACW_IN来运作，然而，此仅作为说明用途，而非本发明的限制。请参考图3，其为依据本发明第二实施例的多级数字控制功率放大器的结构示意图。多级数字控制功率放大器300基于图1中的硬件架构来配置。多级数字控制功率放大器200、300之间主要的差异在于至少一个直接连接到射频时钟输入202的驱动器并不会响应于数字振幅控制字信号ACW_IN中的任何位来进行运作。举例来说(但本发明不局限于此)，图3所示的串接级312中配置的所有驱动器(即驱动器单元)311都不被数字振幅控制字信号ACW_IN所控制。换句话说，当多级数字控制功率放大器300被用来产生输出信号RF_0UT时，所有的驱动器311都会被启动。这样设计的好处以及优点为从前一级电路元件(例如，产生射频时钟RF_IN的数字控制振荡器)看到的负载会是固定的，因而增加整体传送器系统的稳定度以及精准度。前述的驱动级所使用的数字控制功率放大器驱动器单元可简单地用图4中的反向缓冲器(inverter buffer) 400来加以实现。反向缓冲器400用来根据一射频输入来产生一射频输出，而一数字控制位决定反向缓冲器400为开启或是关闭。于一设计变化中，前述的驱动级所使用的数字控制功率放大器驱动器单元可用一逻辑门(logic gate)来实现，例如图5所示的与门(AND gate) 500，因此，与门500会混合一射频输入以及一数字控制位来产生一射频输出，也就是说，门控(logic gating)操作受到数字控制位的控制。前述的输出级所使用的数字控制功率放大器输出单元也可简单地用图4中的反向缓冲器400来实现，因此，数字控制功率放大器输出单元直接被数字控制位所控制。在一设计中，数字控制功率放大器输出单元也可间接被数字控制位所控制。图6为依据本发明一示范实施例的多级数字控制功率放大器的输出级所使用的输出单元的结构示意图。输出单兀600包含有一控制器602以及一输出驱动器604。控制器602接收一或多个直流偏压(DC bias voltage)、一或多个数字控制位以及一射频输入，并根据输出驱动器604的实际设计来产生一或多个中间控制信号至后续的输出驱动器604。举例来说，输出驱动器604可以是一 D级放大器，其包括一或多个P型晶体管所组成的一 P型电路以及一或多个N型晶体管所组成的一 N型电路，因此，控制器602被配置来产生中间控制信号至输出驱动器604中的晶体管的门极端，而输出驱动器604便根据一个或多个中间控制信号来产生一射频输出。数字控制功率放大器驱动器单元/输出单元可被配置为一单端拓朴(single-ended topology)以符合一单端应用的需求。另外,数字控制功率放大器驱动器单元/输出单元还可被配置为一差动拓朴(differential topology)以符合一差动应用的需求。请注意，本发明的主要概念为针对多个数字控制功率放大器单元(包括一驱动级中的驱动器单元以及一输出级中的输出单元)提供一个创新的多级配置，而非提供数字控制功率放大器单元本身的实作。任何能够达到所需的驱动器单元/输出单元的功能的数字控制功率放大器单元设计都可用来实现多级数字控制功率放大器100/200/300中的数字控制功率放大器单元。这符合本发明的精神，并落入本发明的范畴之内。举例来说(但本发明不以此为限)，所提出的多级数字控制功率放大器100/200/300可具有一个或多个以下的特色每一级全面运作在一切换模式以获得最高效率、不需要直流电平偏压、每一单元具有一单一射频输入且该单一射频输入仅包含相位信息以及每一单元具有一单一射频输出且该单一射频输出包含相位信息以及部分的振幅信肩、O关于图6所示的输出单元600，以下提供若干实作电路以作为范例说明。图7为图6所不的输出单兀600的第一电路实施方式的不意图。输出单兀700含有一控制器702以及一输出缓冲器704。控制器702用来接收多个偏压VBIAS_1以及VBIAS_2、一射频输入RFIN以及一数字控制位CB (即一数字振幅控制字信号中的一位)，并产生多个中间控制信号CSl以及CS2。在此实施例中，控制器702含有一控制电路712以及一耦合电路714。控制电路712用来根据偏压VBIAS_1与VBIAS_2、射频输入RFIN以及数字控制位CB来控制产生中间控制信号CSl与CS2。输出驱动器704用来根据中间控制信号CSl以及CS2来产生一射频输出RF0UT。在此实施例中，输出驱动器704具有级联的(cascoded)多个电路722以及724，其中电路722为P型电路而电路724为N型电路。P型电路722具有一 P型金属氧化物半导体(MOS)晶体管M1，其会响应于中间控制信号CSl来运作，而N型电路M2具有一 N型金属氧化物半导体晶体管M2，其会响应于中间控制信号CS2来运作。关于控制电路712，其包含有一 N型金属氧化物半导体晶体管M3以及一 P型金属氧化物半导体晶体管M4，且两者都被数字控制位CB所控制。举例来说，当N型金属氧化物半导体晶体管M3启用时(即接通)，P型金属氧化物半导体晶体管M4则停用(即关闭)，以及当N型金属氧化物半导体晶体管M3停用时(即关闭)，P型金属氧化物半导体晶体管M4则启用(即接通)。由图7可知，当金属氧化物半导体晶体管M3被数字控制位CB(即CB=’ I’ )启用时，金属氧化物半导体晶体管Ml的直流偏压由VBIAS_1来设定，而当金属氧化物半导体晶体管M4被数字控制位CB (即CB=’ O’ )启用时，金属氧化物半导体晶体管Ml的直流偏压由VBIAS_2来设定。此外，控制电路712直接传送射频输入RFIN来作为中间控制信号CS2。耦合电路714包含有一电容C以及一电阻R，其中电容C具有一第一端NI耦接至P型金属氧化物半导体晶体管Ml的门极以及一第二端N2耦接至N型金属氧化物半导体晶体管M2的门极，而电阻R具有一第一端NI’耦接至前端的控制电路712以及一第二端N2’耦接至电容C的第一端NI。电容C为交流耦合，这样一来，射频输入RFIN所带有的交流信号成分会耦接到金属氧化物半导体晶体管Ml的门极，换句话说，中间控制信号CSl以及CS2中的每一信号都会有交流信号成分，且中间控制信号CSl以及CS2具有不同的直流电平，举例来说，中间控制信号CS2的直流电平可为O. 6V，然而中间控制信号CSl的直流电平为VBIAS_1 或是 VBIAS_2。从图7可以很容易的得知，输出驱动器704并非电感负载的，因此输出单元700中没有使用到反向D级(D-l)/E级放大器。举例来说，输出驱动器704由一 D级放大器所构成，因此避免了传统的反向D级/E级数字控制功率放大器单元架构会遇到的电压摆幅问题。具体来说，输出单元700的电压摆幅被限制于VDD电压之内，输出单元700的供应电压VDD因此能够增加到驱近电池的额定电压值，因此增进了电池效率。此外，当输出单元700的电压摆幅被限制在VDD电压之内，亦确保了核心元件(core device)和输入/输出元件(I/O device)的稳定度。图7所示的P型电路722中的P型金属氧化物半导体晶体管的数目以及所示的N型电路724中的N型金属氧化物半导体晶体管的数目仅为说明用途。使用多个中间控制信号来控制N型电路及/或P型电路的多个输入是可行的。图8为图6的输出单元600的第二电路实施方式的示意图。示范性输出单元800包含有一控制器802以及一输出缓冲器804。P型电路822具有多个P型金属氧化物半导体晶体管Mll以及M12，且N型电路824具有多个N型金属氧化物半导体晶体管M21以及M22。P型电路822以及N型电路824都有超过一个的金属氧化物半导体晶体管，控制器802因此被配置来提供多个中间控制信号CS11、CS12、CS21、CS22到输出驱动器804的输入。在此实施例中，控制器802包含有一控制电路812以及一耦合电路814。耦合电路814具有一电容C耦接于金属氧化物半导体晶体管Mll以及M22的门极之间，和一电阻R耦接于前端的控制电路812以及后端的输出驱动器804之间。关于控制电路812，其包含有多个N型金属氧化物半导体晶体管M31、M32、M33以及多个P型金属氧化物半导体晶体管M41、M42、M43，其中金属氧化物半导体晶体管M31以及M41受控于数字控制位CBl来决定偏压VBIAS_11以及偏压VBIAS_21当中的哪一个应该被输出至后端的电阻R，金属氧化物半导体晶体管M32以及M42受控于数字控制位CB2来决定偏压VBIAS_12以及·偏压VBIAS_22当中的哪一个应该被输出以作为中间控制信号CS12，而金属氧化物半导体晶体管M33以及M43受控于数字控制位CB3来决定偏压VBIAS_13以及偏压VBIAS_23当中的哪一个应该被输出以作为中间控制信号CS21。此外，控制电路712直接传送射频输入RFIN来当作中间控制信号CS22。由于输出驱动器804并非一电感负载的反向D级/E级放大器，因而同样达到了避免电压摆幅问题的目的。应注意的是，耦合电路714/814(其包括电阻R以及电容C)可能会影响中间控制信号，进而干扰射频输出RFOUT的暂态波形(transient waveform)。请参考图9,图9为图7所示的输出单元700的单一位操作在时域上的波形图。由于电阻电容电路经由电阻R以及电容C充电所造成的靴带效应(boot-strapping effect),因而导致时域上波形的上升沿为负指数型的斜升(negative exponential ramping up),且由于金属氧化物半导体晶体管Ml以及M2急速地关闭，因而造成时域上波形的下降沿的立即结束。若上升沿也为陡峭的斜升，便可得到一理想的零阶保持(zeiO-order-hold，Ζ0Η)数模转换器。本发明因此提出一方法，其利用一数字控制充电技术(例如一零阶保持充电控制)来达成让输出单元700具有零阶保持数模转换器行为的目的。图10为图6所示的输出单元600的第三电路实施方式的示意图。示范性输出单元1000具有一控制器1002以及一输出驱动器1004。输出驱动器1004操作在一供应电压VDD (例如，3. 5V)之下，并根据多个中间控制信号CS11、CS12、CS21、CS22来产生一射频输出RF0UT。P型电路1022具有级联(cascoded)的P型金属氧化物半导体晶体管Mll以及M12，且N型电路1024具有级联的N型金属氧化物半导体晶体管M21以及M22。在此实施例中，利用改变控制器1002的电路及控制顺序(control sequence)来实现输出单元1000的暂态波形控制，具体地说，输出单元1000会响应于数字振幅控制字信号中的一位而急速地(abruptly)开启以及关闭。关于控制器1002，其含有一控制电路1012以及一耦合电路1014。耦合电路1014具有一电阻R以及一电容C，经由对电容C进行电阻式预充电(resistive pre-charding)来得到所需的立即开启效果。更进一步的细节请见以下所述。关于控制电路1012，其包含有多个P型金属氧化物半导体晶体管M31、M32以及多个N型金属氧化物半导体晶体管M41、M42，其中金属氧化物半导体晶体管M32以及M42受控于数字控制位CB2来决定偏压VBIAS_12(例如3. 6V)以及偏压VBIAS_22(例如1. 8V)当中的哪一个应该被输出以作为中间控制信号CS12，而金属氧化物半导体晶体管M31以及M41受控于数字控制位CB的反向信号(例如由一反向器1013产生之来决定偏压VBIAS_11(例如3V)以及偏压VBIAS_21 (例如2. 4V)当中的哪一个应该被输出至后端的电阻R。此外，控制电路712直接传送射频输入RFIN来当作中间控制信号CS22，以及直接传送偏压VBIAS_22来当作中间控制信号CS21。应注意的是，高阻抗3V节点(即供应P型金属氧化物半导体晶体管M31的源极的3V处)需要针对正供应电压源由于交流信号耦合所造成的漏放电来箝制(clamp)直流电压电平。数字控制位CB控制输出驱动器1004操作在一开启(ON)状态或是一关闭(OFF)状态。当数字控制位CB处于高逻辑电平(即CB=’ I’)、金属氧化物半导体晶体管M31、M42、M11、M12、M21、M22启用(即接通)以及金属氧化物半导体晶体管M41停用(即关闭)时，输出驱动器1004操作在开启状态。应注意的是，金属氧化物半导体晶体管Mil、M12、M21、M22的开启/关闭状态还可被射频输入RFIN所控制，举例来说，当RFIN=O时，无论CB的值为何，金属氧化物半导体晶体管M22保持关闭。请参考图11，图11为第10图所示的输出驱动器1004操作在开启状态的等效电路示意图。假设射频输入RFIN的平均值会因为直流电平在OV及1. 2V之间不断切换而为O. 6V，因此，交流耦合电容C的跨压会是2. 4V。当数字控制位CB处于低逻辑电平(即CB=’0’)，金属氧化物半导体晶体管M41以及M32被启用(即接通)以及金属氧化物半导体晶体管M31、M42、M11、M12、M21、M22被停用(即关闭)时，输出驱动器1004操作在该关闭状态。请参考图12，其为输出驱动器1004操作在关闭状态的等效电路示意图。当输出驱动器1004进入该关闭状态时，控制器1002被用来维持(maintain)电容C的电位差。由于电容C的底端(bottom terminal)会因为射频输入RFIN被前级的门控所隔绝而拉低到0V,—预充电压2. 4V便在电容C的顶端(top terminal)形成。从图11以及图12可轻易地看出，无论输出驱动器1004是否运作在该开启状态或是该关闭状态，电容C的跨压都固定在2. 4V。当数字控制位CB从‘0’转换到‘I’时，输出驱动器1004会离开该关闭状态而进入该开启状态，此时电容C的底端会增加到射频输入RFIN的平均值(例如O. 6V)，电容C的顶端将相对应提高到3. OV(例如2. 4V+0. 6V)，其等于该开启状态下所需的直流偏压电平，如此一来，可以避免经由电阻R以及电容C充电所造成的电阻电容靴带效应。图13为图10所示的输出单元1000中的单一位操作在时域上的波形图。由于交流电容C的电位差保持阶段(potential difference maintenance phase)新增至该关闭状态的时段中以消除因为电阻电容靴带效应所导致的较长的暂态稳定时间(transientsettling)，输出单元1000会响应数字控制位CB(即数字振幅控制字信号中的一位)而急速地开启以及关闭。因此，经由控制器电路以及相关控制顺序的适当改变，输出单元1000可具有如图13所示的理想的零阶保持数模转换器特性。应注意的是，本发明所提出的零阶保持电容充电控制技巧并不局限于图10所示的数字控制功率放大器单元的设计。举例来说，本发明所提出的零阶保持电容充电控制技巧可应用在输出单元700以及输出单元800的暂态波形控制。这些设计变化也属于本发明的范畴。如图9所示，由于电阻电容靴带效应的缘故，时域上的波形的上升沿具有一负指数型的斜升，之后又由于金属氧化物半导体晶体管Ml以及M2急速地关闭，形成该波型的下降沿的立即结束。若该下降沿也可呈现相对应的指数型斜降，则单一位脉冲(one-bitpulse)为大约等效地在基频进行一阶低通滤波或者在射频载波进行带通滤波，也就是说，当输出单元能够产生具有负指数型斜升的上升沿以及相对应的负指数型斜降的下降沿的单一位脉冲时，带外噪声/复制信号可被减少。本发明提供一个通过使用一数字控制充电机制(例如一电阻电容内插式充电控制(RC-1nterpolation charging control))来达到此目的的解决方案。图14为根据本发明一示范实施例图6所示的输出单元600的第四电路实施方式的示意图。示范性输出单元1400具有一控制器1402以及一输出驱动器1404。输出驱动器1404操作在一供应电压VDD (例如3.1V)之下，并根据多个中间控制信号CS11、CS12、CS21、CS22产生一射频输出RF0UT。P型电路1422具有级联的P型金属氧化物半导体晶体管Mll以及M12，且N型电路1424具有级联的N型金属氧化物半导体晶体管M21以及M22。在此实施例中，利用改变控制器1402的电路以及控制顺序来实现输出单元1400的射频带通滤波。具体地说，输出单元1400会响应数字振幅控制字信号中的一位(即一数字控制位CB)而逐渐地(gradually)开启以及关闭。关于控制器1402，其包含有一控制电路1412以及一耦合电路1414。耦合电路1414具有一电阻R以及一电容C，经由对电容C进行电阻式预充电来得到所要的逐渐地开启以及关闭的效果。更进一步的细节请见以下所述。关于控制电路1412，其包含有一控制逻辑(control logic) 1416、多个P型金属氧化物半导体晶体管M31、M32以及多个N型金属氧化物半导体晶体管M41、M42。控制逻辑1416用来根据一数字控制位CB(例如，一数字振幅控制字信号中的一位)来产生多个控制输出Ctrl以及CB’。请参考图15，图15为根据本发明一示范性实施例的数字控制位CB以及控制输出CB’和Ctrl的波形图。在一示范性设计中，控制输出CB’可由延迟数字控制位CB从一高逻辑电平转换至一低逻辑电平的时间来得到，因此，和数字控制位CB相比，控制输出CB’具有较长的高逻辑时段。关于控制信号Ctrl，可由延迟数字控制位CB的反向信号来得到。然而，上述仅供范例说明所用，并非用以作为本发明的限制。金属氧化物半导体晶体管M32以及M42由控制输出CB’来控制以决定偏压VBIAS_12(例如，3· IV)以及偏压VBIAS_22 (例如，1. 55V)当中的哪一个应该输出来当作中间控制信号CS12。金属氧化物半导体晶体管M31以及M41由控制输出Ctrl来控制以决定VBIAS_11(例如，3· IV)以及偏压VBIAS_21(例如，2. 5V)当中的哪一个应该被输出至电阻R0此外，射频输入RFIN直接被传送以作为中间控制信号CS22，且偏压VBIAS_22直接被传送以作为中间控制信号CS21。控制输出Ctrl以及CB’控制输出驱动器1404来操作在一开启状态、一预充电阶段或一关闭状态。当在时间T2以及时间T3之间，控制输出CB’处在高逻辑电平(即CB’ = ’l’)且控制输出Ctrl也为高逻辑电平(即Ctrl=’l’)，金属氧化物半导体晶体管M41、M42、M11、M12、M21、M22开启(即接通)且金属氧化物半导体晶体管M31以及M32停用(即关闭)，则输出驱动器1404操作在该开启状态，如图16所示，图16为输出驱动器1404操作在一开启状态的等效电路的示意图。当在时间T3以及时间T4之间，控制输出CB，处在高逻辑电平(即，CB，=，I，)且控制输出Ctrl为低逻辑电平(B卩，Ctrl=’O’)，金属氧化物半导体晶体管M31、M42、M11、M12、M21、M22开启(即接通)且金属氧化物半导体晶体管M41以及M32停用(即关闭)，则输出驱动器1404操作在该预充电状态。具体地说，当数字控制位CB的下降沿指示出输出驱动器1404在时间T3的开启至关闭的状态转换，控制电路1412会延迟该开启至关闭状态转换的时间，同时对电容C进行预充电。请参考图17，图17为输出驱动器1404操作在一预充电状态的等效电路的示意图。当输出驱动器1404进入该预充电状态，控制器1402被用来对电容C进行预充电。应注意的是，电容C的底端并未立即被拉低至0V，否则的话，突然的关闭会使开启至关闭的转换无法具有缓慢的暂态。预充电电压3.1V为故意供应至电容C，从而允许输出驱动器1404在该下降沿具有一指数型的电阻电容特性。当在时间T4以及时间T5之间，控制输出CB’处于低逻辑电平(即CB’ =’ O’)且控制输出Ctrl为高逻辑电平(即Ctrl=’1’)，金属氧化物半导体晶体管M32以及M41被启用(即接通)而金属氧化物半导体晶体管M31、M42、M11、M12、M21、M22被停用(即关闭)，则输出驱动器1404会操作在该关闭状态。具体地说，当控制输出CB’具有一从‘I’到‘0’的转换且控制输出Ctrl具有一从‘0’到‘I’之转换，则输出驱动器1004会离开该预充电状态并进入该关闭状态，且电容C的底端会被拉低至0V，如图18所示，图18为输出驱动器1404操作在一关闭状态的等效电路的示意图。图19为图14所示的输出单元1400的单一位操作在时域上的波形图。当关闭动作因为插入于该开启状态以及该关闭状态之间的时段的预充电状态而被延迟时，该下降沿则可形成负指数型的电阻电容斜降，如此一来，输出单元1400会响应数字控制位CB(即该数字振幅控制字信号中的一位)而逐渐地开启以及关闭。因此，可利用适当的改变控制器电路以及控制顺序来实现输出单元1400的带通滤波。输出单元1400可达到电池的最大可用效能以及在多个无线电共存的情况下减少带外噪声指数(00B noise floor)。应注意的是，本发明所提出的电阻电容内插式充电控制技术并不局限于图14所示食物数字控制功率放大器单元的设计。举例来说，本发明所提出的电阻电容内插式充电控制技术可应用于输出单元700以及输出单元800的暂态波形控制。上述这些设计变化也属于本发明的范畴之内。上述的示范性数字控制功率放大器输出级单元可被采用在本发明所提出的多级数字控制功率放大器200/300的输出级208，然而，此非本发明的限制，任何使用上述的示范性数字控制功率放大器输出级单元的数字控制功率放大器设计皆属于本发明的范畴之内。再者，上述示范性数字控制功率放大器输出级单元可使用于耦接至一联合传送/接收射频端(jointed transmissiton/reception(T/R)RF port)的数字控制功率放大器。举例来说，图2/图3所示的输出信号RF _0UT直接耦接至一平衡一不平衡转换器(balun)。在传送模式下，有限的电压轨对轨摆幅确保传送器装置以及接收器装置在所有允许的电池电压电平范围内运作稳定，因此可实现本发明所提出的高效能电池设计，并且对电路稳定度没有任何影响与限制。在接收模式下，数字控制功率放大器被每一输出单元中的级联的金属氧化物半导体晶体管所门控而关闭。较高的平衡一不平衡转换器的阻抗转换比率(Z-tran s format ion ratio)增加了低噪声放大器(low noise amplifier, LNA)的匹配增益(matching gain),因而得到高电压增益、低噪声指数(noise figure, NF)以及低功率消耗。简单地说，本发明所提出的数字控制功率放大器设计具有若干好处以及优点，例如有限电压轨对轨摆幅以及较高的负载线阻抗(IoadOline impedance)。该有限电压轨对轨摆幅确保了核心元件以及输入/输出元件的稳定度。较高的负载线阻抗可允许较小的晶体管尺寸而降低驱动负载。因此，驱动级的电流消耗可于大幅降低的同时还满足相位噪声的要求。由于磁耦合及/或直接耦合(例如，经由印刷电路板接地及/或封装接地的耦合)所建立的反馈路径的缘故，传送器输出可能被反馈至传送器的一时钟源，因而可能降低传送器的效能，因此，有必要导入一个减轻输出反馈干扰(pulling mitigation)的机制以增进传送器的效能。图20为依据本发明一实施例来使用一示范性减轻输出反馈干扰的机制的传送器的不意图。传送器2000包含有一时钟源2002、一功率放大器(poweramplifier, PA) 2004以及一直流电压调整电路2006。功率放大器2004用来接收时钟源2002所产生的一射频时钟RF_IN，并且至少根据射频时钟RF_IN来产生一输出信号RF_OUT。举例来说(但本发明并非局限于此)，时钟源2002可包括一本地振荡器(localoscillator, L0),例如一数字控制振荡器(digital controlled oscillator, DC0)。直流电压调整电路2006是为了减轻时钟源2002的输出反馈干扰来调整供应至功率放大器2004的至少一直流电压VDC，具体地说，即输出信号RF_0UT的相位会响应被直流电压调整电路2006所调整的该至少一直流电压VDC而被调整，如此一来，时钟源2002的不想要的输出反馈干扰可经由对该传送器输出(即，功率放大器2004的输出信号RF_0UT)到时钟源2002的反馈回路进行相位调整来减轻。举例来说(但本发明并非局限于此)，该至少一直流电压VDC可包括一供应电压或一偏压。本发明所提出的减轻输出反馈干扰的机制可被应用于前述多级数字控制功率放大器。在一示范性设计中，图20所示的功率放大器2004包含有一数字控制功率放大器(例如示范性的多级数字控制功率放大器100/200/300)，以及该至少一直流电压VDC包含有驱动级106/206/306及/或输出级108/208的一个或多个供应电压。图21为具有由一直流电压调整电路所调整以减轻一时钟源(例如一数字控制振荡器)的输出反馈干扰的多个供应电压的多级数字控制功率放大器的结构示意图。如图21所示，前述的多级数字控制功率放大器200/300经过修改后会具有一个或多个由直流电压调整电路2006所调整的供应电压，其中第一驱动级供应电压VDD，driver_l用来供应驱动级206/306的第一串接级212/312的驱动器、第二驱动级供应电压VDD，driver_2用来供应驱动级206/306的第二串接级214的驱动器、第三驱动级供应电压VDD，driver_3用来供应驱动级206/306的第三串接级214的驱动器，以及一输出级供应电压VDD，output用来供应输出级208的该输出单元。应注意的是，驱动级供应电压VDD, driver_l VDD, driver_3以及输出级供应电压VDD, output可具有相同的直流电压电平或是不同的直流电压电平。在本范例中，多级数字控制功率放大器200/300中的所有单元都被再利用(reuse)以通过传输延迟的调整来控制反馈相位。然而，此仅供说明用途，并非本发明的限制所在。换句话说，可经由调整串接212/312、214、216以及输出208中的至少一个的供应电压来同样达到控制输出信号RF_OUT的相位以减轻时钟源的输出反馈干扰的目的。如前所述，输出信号RF_0UT的相位主导了减轻输出反馈干扰的效能。经由对供应至功率放大器2004的该至少一个直流电压VDC的适当设定，时钟源的输出反馈干扰可通过对该功率放大器所产生的相对于受扰相位(victim phase)的侵略相位(aggressingphase)的最佳化设定而有效地减轻。本发明因此提出新增一校正元件至减轻输出反馈干扰的机制。如图20所示的传送器2000的设计变化将于下描述。图22为依据本发明一实施例而使用另一示范性减轻输出反馈干扰的机制的传送器的示意图。传送器2200包含有一侦测器2202以及前述的时钟源2002、功率放大器2004与直流电压调整电路2006。侦测器2202可用来产生射频时钟RF_IN与输出信号RF_0UT之间的延迟(或相位)的统计结果STAT。直流电压调整电路2006会参考统计结果STAT来调整至少一直流电压VDC。图23为依据本发明一实施例而使用又另一示范性减轻输出反馈干扰的机制的另一传送器的示意图。传送器2300含有一时间数字转换器(time-to-digital converter,TDC) 2302以及前述的时钟源2002、功率放大器2004与直流电压调整电路2006。举例来说，传送器2300为一全数字锁相回路(all digital phase lock loop, ADPLL)传送器,且时间数字转换器2303在反馈相位控制中会被再利用。功率放大器2004与时间数字转换器2302的供应电压共用同一直流电压VDC，因此，时间数字转换器2302以及功率放大器2004之间便会具有高度相关的时序延迟特性，因此时间数字转换器2302可被用来当做功率放大器延迟的‘代理(proxy) ’。时间数字转换器2302用来以数字方式输出所产生的RF_IN时钟与一参考时钟(未显示)之间的量化时间差(quantized time difference),因此所产生的时间数字转换器输出TDC_0UT能够用来估计反向器的延迟。直流电压调整电路2006响应时间数字转换器输出TDC_0UT的运算来运作，其中时间数字转换器输出TDC_0UT的运算是用来提供时间数字转换器的元件延迟特性(例如，反向器延迟)的估计值，因此，基于时间数字转换器的元件延迟特性的预估，直流电压调整电路2006便被用来调整直流电压VDC以大致上维持住时间数字转换器的元件延迟特性。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域任何技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视本发明的权利要求书所界定的范围为准。
权利要求
1.一种数字控制功率放大器，其特征在于，具有带通滤波的特性，包含有 一射频时钟输入，用来接收一射频时钟； 一振幅控制字输入，用来接收一数字振幅控制字信号；以及 多个数字控制功率放大器单元，耦接至该射频时钟以及该数字振幅控制字信号，其中该多个数字控制功率放大器单元中的至少一个数字控制功率放大器单元会响应该数字振幅控制字信号中的至少一位而逐渐地开启以及关闭。
2.如权利要求1所述的数字控制功率放大器，其特征在于，该逐渐地开启以及关闭是经由对一电容进行电阻式充电而实现。
3.如权利要求1所述的数字控制功率放大器，其特征在于，该多个数字控制功率放大器单元中的该至少一数字控制功率放大器单元包含有 一控制器，用来接收该数字振幅控制字信号中的该至少一位，以及产生多个中间控制信号；以及 一输出驱动器，用来根据该多个中间控制信号以产生一射频输出，该输出驱动器包含有 一 P型电路，具有至少一 P型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的第一中间控制信号来运作；以及 一 N型电路，具有至少一 N型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的第二中间控制信号来运作。
4.如权利要求3所述的数字控制功率放大器，其特征在于，该控制器包含有 一耦合电路，包含有一电容，该电容具有第一端耦接至该P型金属氧化物半导体晶体管的栅极以及第二端耦接至该N型金属氧化物半导体晶体管的栅极；以及 一控制电路，用来根据该数字振幅控制字信号中的该至少一位来控制该多个中间控制信号。
5.如权利要求4所述的数字控制功率放大器，其特征在于，该耦合电路另包含有一电阻，以及该电阻具有第一端耦接至该控制电路以及第二端耦接至该电容的该第一端。
6.如权利要求4所述的数字控制功率放大器，其特征在于，当该数字振幅控制字信号中的该至少一位指示出该输出驱动器的开启至关闭状态转换时，该控制电路用来同时地延迟该开启至关闭状态转换并对该电容进行预充电。
7.如权利要求3所述的数字控制功率放大器，其特征在于，该输出驱动器为D级放大器。
8.一种数字控制功率放大器，其特征在于，具有暂态波形控制的特性，包含有 一射频时钟输入，用来接收一射频时钟； 一振幅控制字输入，用来接收一数字振幅控制字信号；以及 多个数字控制功率放大器单元，耦接至该射频时钟以及该数字振幅控制字信号，其中该多个数字控制功率放大器单元中的至少一个数字控制功率放大器单元会响应该数字振幅控制字信号中的至少一位而急速地开启以及关闭。
9.如权利要求8所述的数字控制功率放大器，其特征在于，该急速地开启是经由对一电容进行电阻式充电而实现。
10.如权利要求8所述的数字控制功率放大器，其特征在于，该多个数字控制功率放大器单元中的该至少一个数字控制功率放大器单元包含有 一控制器，用来接收该数字振幅控制字信号中的该至少一位，以及产生多个中间控制信号；以及 一输出驱动器，用来根据该多个中间控制信号来产生一射频输出，该输出驱动器包含有 一 P型电路，具有至少一 P型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的第一中间控制信号来运作；以及 一 N型电路，具有至少一 N型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的第二中间控制信号来运作。
11.如权利要求10所述的数字控制功率放大器，其特征在于，该控制器包含有 一耦合电路，包含有一电容，该电容具有第一端耦接至该P型金属氧化物半导体晶体管的栅极以及第二端耦接至该N型金属氧化物半导体晶体管的栅极；以及 一控制电路，用来根据该数字振幅控制字信号中的该至少一位来控制该多个中间控制信号。
12.如权利要求11所述的数字控制功率放大器，其特征在于，该耦合电路另包含有一电阻，以及该电阻具有第一端耦接至该控制电路以及第二端耦接至该电容的该第一端。
13.如权利要求11所述的数字控制功率放大器，其特征在于，当该输出驱动器进入一关闭状态时，该控制电路用来保持该电容的电位差。
14.如权利要求10所述的数字控制功率放大器，其特征在于，该输出驱动器为一D级放大器。
15.一种数字控制功率放大器单元，其特征在于，包含有 一控制器，用以根据多个偏压、一射频输入以及一数字振幅控制字信号的至少一位，来产生多个中间控制信号；以及 一输出驱动器，用来根据该多个中间控制信号来产生一射频输出，该输出驱动器包含有 一 P型电路，具有至少一 P型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的至少一第一中间控制信号来运作；以及 一 N型电路，具有至少一 N型金属氧化物半导体晶体管，其会响应该多个中间控制信号中的至少一第二中间控制信号来运作。
16.如权利要求15所述的数字控制功率放大器单元，其特征在于，该控制器包含有 一耦合电路，包含有一电容，该电容具有第一端耦接至该P型金属氧化物半导体晶体管的栅极以及第二端耦接至该N型金属氧化物半导体晶体管的栅极；以及 一控制电路，用以根据该多个偏压、该射频输入以及该数字振幅控制字信号中的该至少一位元，来控制该多个中间控制信号。
17.如权利要求16所述的数字控制功率放大器单元，其特征在于，该耦合电路另包含有一电阻，以及该电阻具有第一端耦接至该控制电路以及第二端耦接至该电容的该第一端。
18.如权利要求16所述的数字控制功率放大器单元，其特征在于，当该数字振幅控制字信号中的该至少一位指示出该输出驱动器的开启至关闭状态转换时，该控制电路用来同时延迟该开启至关闭状态转换并对该电容进行预充电。
19.如权利要求16所述的数字控制功率放大器单元，其特征在于，当该输出驱动器进入一关闭状态时，该控制电路用来保持该电容的电位差。
20.如权利要求15所述的数字控制功率放大器单元，其特征在于，该输出驱动器为D级放大器。
全文摘要
本发明提供一种数字控制功率放大器以及数字控制功率放大器单元，该数字控制功率放大器具有带通滤波或暂态波形控制特性。其中具有带通滤波的数字控制功率放大器包含有一射频时钟输入、一振幅控制字输入以及多个数字控制功率放大器单元。该射频时钟输入用来接收一射频时钟。该振幅控制字输入用来接收一数字振幅控制字信号。该多个数字控制功率放大器单元耦接至该射频时钟以及该数字振幅控制字信号，其中该多个数字控制功率放大器单元中的至少一个单元响应该数字振幅控制字信号的至少一位而逐渐地开启及关闭。本发明提出的数字控制功率放大器单元设计提供具有带通滤波以及暂态波形控制的数字控制功率放大器，因而可以有效地减少带外噪声/复制信号。
文档编号H03F3/20GK103051295SQ20121039279
公开日2013年4月17日 申请日期2012年10月16日 优先权日2011年10月17日
发明者赖玠玮, 洪梦熊, 罗伯·伯根·史塔斯魏奇 申请人:联发科技股份有限公司