相位比较装置以及dll电路的制作方法
【专利摘要】能将相位检测范围扩大到参考时钟的周期的任意倍数，并在应用于DLL电路时，能自由地选择工作周期。具备：分频器（12），输入参考时钟CLK1并生成进行了二分频的分频时钟CLK3；反相器（13），使分频时钟CLK3相位反转并生成分频反转时钟CLK3B；DFF电路（14），将分频反转时钟CLK3B以延迟时钟CLK4进行同步化并生成同步化时钟CLK5；DFF电路（15），将时钟CLK5以反馈时钟CLK2进行再次同步化并生成最终同步化时钟CLK6；以及相位比较器（11），输入分频时钟CLK3和最终同步化时钟CLK6并比较两者的相位。
【专利说明】相位比较装置以及DLL电路
【技术领域】
[0001]本发明涉及将二个时钟之间的相位进行比较的相位比较装置以及使用了该相位比较装置的DLL电路。
【背景技术】
[0002]在⑶R电路、DLL电路等的时钟生成电路中，为了输入数据与时钟的相位比较而广泛地使用相位比较器。作为有代表性的相位比较器，熟知的有根据二个输入信号之间的相位差输出线形信号的Hogge型(参考非专利文献I)和仅判断一个输入信号相对另一个输入信号相位是前进还是延迟而输出二元信号的Alexander型(参考非专利文献2)。
[0003]在由Hogge型所代表的线形的相位比较器中，例如，如图9所示，能得到与二个输入信号之间的相位差成比例且值线形变化的输出信号。相位的检测范围一般为从一 η到+ 的范围，并且有以2π周期相位检测范围反复的特征。
[0004]图10是在DLL电路中使用了相位比较器的情况下的结构图。该DLL电路具有由线形相位比较器11Α、电荷泵20、低通滤波器30、可变延迟缓冲器(VOTL)电路40构成的闭环。进而，以外部输入的参考时钟CLKl的上升缘与从可变延迟缓冲器电路40输出的反馈时钟CLK2的上升缘的相位一致的方式、即以反馈时钟CLK2变为从参考时钟CLKl仅延迟了I周期(2 π )的状态的方式，施行负反馈。
[0005]可变延迟缓冲器电路40由级联连接的4级的相同特性的延迟元件41、42、43、44和对该各延迟元件41~44供给工作电流的共同的电流源45构成。通过由低通滤波器30的输出信号增减电流源45的电流，能共同地控制各延迟元件41~44的延迟量。在反馈时钟CLK2仅延迟I周期，且DLL`电路已锁定时，从可变延迟缓冲器电路40的延迟元件41得到从参考时钟CLKl仅延迟了 I / 4周期的延迟时钟PHl，从延迟元件42得到仅延迟了 2 /4周期的延迟时钟ΡΗ2，从延迟元件43得到仅延迟了 3 / 4周期的延迟时钟ΡΗ3。时钟PHO是与参考时钟CLKl相同的时钟，时钟ΡΗ4是与反馈时钟CLK2相同的时钟。
[0006]现有技术文献 非专利文献
非专利文献 1:C.R.Hogge, “A self correcting clock recovery circuit”，J.Lightwave Technol.，vol.LT-3，pp.1312-1314，Dec.1985 ；
非专利文献 2:J.D.H.Alexander，“Clock recovery from random binary signals”，Electron.Lett.，vol.11，n0.22，pp.541-542，Oct.1975。
【发明内容】
[0007]本发明所要解决的技术问题
在上述那样的相位比较器IIA中，参考时钟CLKl与反馈时钟CLK2的相位的检测范围、即作为DLL电路的导入范围成为+ ~一 Ji。如果可变延迟缓冲器电路40的延迟量不收敛于该导入范围内，则作为DLL电路不进行工作。该可变延迟缓冲器电路40，为了满足导入范围的一 η的限制，必须至少具备参考时钟CLKl的π量的最小延迟量。将其作为硬件上的绝对最小延迟量需要改善。
[0008]如图11所示，在该绝对最小延迟量Tjnindelay与(参考时钟CLKl的周期的一半)一致时，直到可变延迟缓冲器电路40的延迟与参考时钟CLKl的周期一致为止，可变延迟缓冲器电路40的延迟量逐渐地增加并锁定DLL电路。此时，在参考时钟CLKl的周期T_CLK1与可变延迟缓冲器电路40的绝对最小延迟量Tjnindelay的关系中，赋予下面的式(I)所示的限制。
[0009]T_CLK1 ^ 2XT_mindelay(I) 另一方面，如图12所示，在参考时钟CLKl的周期缩短，并且可变延迟缓冲器电路40的绝对最小延迟量Tjnindelay与参考时钟CLKl的周期一致的情况下，DLL电路就变为锁定的状态。另外，由于将可变延迟缓冲器电路40的延迟不能缩短为其以上，所以，同样赋予以下的限制。
[0010]T_CLK1 ^ T_mindelay(2)
这样，在可变延迟缓冲器电路40中绝对最小延迟量T_mindelay变为必需,从上述的式(I)和(2)，能得到下面的条件式。
[0011]T_mindelay = T_CLK1 = 2 X T_mindelay(3)
即，当按照本结构欲构成DLL电路时，参考时钟CLKl的相位检测范围被限制为绝对最小延迟量T_mindelay的2倍的范围。进而，存在不能构成超过2倍的广带域的DLL电路这样的问题。
[0012]本发明的目的在于，提供一种能扩大相位检测范围的相位比较装置。另外，提供一种应用这样的相位比较装置，并且能自由地选择工作周期的DLL电路。
[0013]用于解决技术问题的技术方案
为了实现上述目的，本发明第一方面所涉及的发明的相位比较装置，将第一时钟和以与该第一时钟相同的频率从该第一时钟仅延迟了延迟量Dl的第二时钟的相位进行比较，其特征在于，具备:分频器，输入所述第一时钟并生成进行了 N分频的分频时钟，其中，N为2以上的正整数；反相器，使所述分频时钟相位反转并生成分频反转时钟；第一同步化单元，将所述分频反转时钟，以与所述第一时钟相同的频率，将所述第一时钟的I周期作为2π，并将来自所述第一时钟的延迟量，最大为每2 31 ,以在比所述延迟量Dl小的范围内变大的m个延迟时钟,依次同步化,并生成同步化时钟,其中，m为N— I以上的正整数；第二同步化单元，将所述同步化时钟以所述第二时钟同步化并生成最终同步化时钟；以及相位比较器，输入所述分频时钟和所述最终同步化时钟，并比较两者的相位。
[0014]本发明第二方面所涉及的发明，在第一方面中记载的相位比较装置中，其特征在于，所述相位比较器是将所述分频时钟和所述最终同步化时钟的上升缘的相位进行比较的相位比较器，所述分频时钟具有2 π的“L”的期间和2 (N-1) π的“H”期间，或者，所述相位比较器是将所述分频时钟和所述最终同步化时钟的下降缘的相位进行比较的相位比较器，所述分频时钟具有2π的“H”期间和2 (N-1) π的“L”期间。
[0015]本发明第三方面所涉及的发明，在第一方面或第二方面中记载的相位比较装置中，其特征在于，为N = 2，m= 1，所述第一同步化单元利用作为来自所述第一时钟的延迟量为D2的所述延迟时钟生成所述同步化时钟，其中，O < D2 < 2JI且Dl — 2 < D2。[0016]本发明第四方面所涉及的发明，在第三方面中记载的相位比较装置中，其特征在于，所述延迟时钟的延迟量D2为D2 = 0.5Dlo
[0017]本发明第五方面所涉及的发明的DLL电路，其特征在于，具备:第一方面?第四方面的任一项所述的相位比较装置；以及可变延迟缓冲器电路，使所述第一时钟基于所述相位比较器的相位比较结果仅延迟被控制的延迟量，并作为所述第二时钟进行输出。
[0018]本发明第六方面所涉及的发明，在第五方面中记载的DLL电路中，其特征在于，所述可变延迟缓冲器电路由级联连接且基于所述相位比较器结果延迟量被共同控制的多个延迟缓冲器构成，所述m个延迟时钟是从所述多个不同的延迟缓冲器的各个的输出侧取出的时钟。
[0019]本发明第七方面所涉及的发明，在第五方面或第六方面中记载的DLL电路中，其特征在于，所述相位比较器在Dl = 2π时输出维持所述可变延迟缓冲器电路的延迟量的所述相位比较结果。
[0020]发明效果
根据本发明的相位比较装置，能将相位检测范围超过一 η?+ η进行扩张。另外，在应用于DLL电路中时，变为能自由地选择其工作周期，并能实现广带域的DLL电路。
【专利附图】
【附图说明】
[0021]图1是本发明的第一实施例的DLL电路的电路图；
图2是在图1的DLL电路中，相对参考时钟CLKl反馈时钟CLK2的相位行进时的工作波形图；
图3是在图1的DLL电路中，参考时钟CLKl与反馈时钟CLK2同相时的工作波形图；图4是在图1的DLL电路中，相对参考时钟CLKl反馈时钟CLK2的相位延迟时的工作波形图；
图5是本发明的第二实施例的DLL电路的电路图；
图6是在图5的DLL电路中，相对参考时钟CLKl反馈时钟CLK2的相位行进时的工作波形图；
图7是在图5的DLL电路中，参考时钟CLKl与反馈时钟CLK2同相时的工作波形图；图8是在图5的DLL电路中，相对参考时钟CLKl反馈时钟CLK2的相位延迟时的工作波形图；
图9是普通的相位比较器的工作特性图；
图10是现有的DLL电路的电路图；
图11是可变延迟缓冲器电路的绝对最小延迟量的说明图；
图12是可变延迟缓冲器电路的绝对最小延迟量的说明图。
【具体实施方式】
[0022]<第一实施例>
图1示出了具备第一本实施例的相位比较装置10的DLL电路。在与图10所示的元件相同的元件中，标以相同的标记。在本实施例的DLL电路中，将图10中说明的相位比较器IlA置换为相位比较装置10。[0023]该相位比较装置10由分频器12、反相器13、DFF电路14、DFF电路15以及相位比较器11构成，其中，上述分频器12是由将参考时钟CLKl进行二分频(2倍周期)的TFF电路构成的分频器，上述反相器13是使从该分频器12输出的分频时钟CLK3相位反转并生成分频反转时钟CLK3B的反相器，上述DFF电路14是以从可变延迟缓冲器电路40的延迟元件42输出的延迟时钟PH2(= CLK4)进行从反相器13输出的分频反转时钟CLK3B的同步化的DFF电路，上述DFF电路15是将从该DFF电路14输出的同步化时钟CLK5以反馈时钟CLK2进行最终同步化的DFF电路，上述相位比较器11是将分频时钟CLK3输入到参考信号输入端子11a，并将由DFF电路15最终同步化的最终同步化时钟CLK6输入到反馈信号输入端子Ilb的相位比较器。该相位比较器11是与图10中说明的相位比较器IlA有相同结构的相位比较器，其相位检测范围为将输入到其输入端子的时钟的周期作为2π的、一 π?+ π的范围。
[0024]因此，在本实施例中，由于把将参考时钟CLKl进行了二分频的分频时钟CLK3作为相位比较器11的输入，所以如果将参考时钟CLKl作为基准，则相位检测范围就超过一31?+ 31的范围，变为扩张到一 2 31?+2 31的范围。此外，在与权利要求之间的关系中，DFF电路14构成第一同步化单元，DFF电路15构成第二同步化单元。
[0025]在本实施例中，由于将输入到相位比较器11的输入端子Ila的时钟作为分频时钟CLK3，所以也需要将反馈时钟CLK2进行分频之后输入到输入端子lib。但是，当欲将反馈时钟CLK2进行分频并输入到相位比较器11时，变得需要参考时钟用、反馈时钟用的2个分频器。此时，当考虑到2个分频器的组合状态时，相位关系就存在正确的状态和仅偏离31的状态的2个状态，存在会进行误锁定的可能性。另外，变得也需要考虑到2个分频器之间的不稳定等的复杂的控制。
[0026]于是，为了在正确地保持反馈时钟CLK2与分频时钟CLK3的相位关系的状态下进行相位比较，在本实施例，将分频时钟CLK3以反馈时钟CLK2进行同步化，生成最终同步化时钟CLK6并输入到相位比较器11。也就是说，在相位比较中，通过使用从一个分频时钟CLK3生成的最终同步化时钟CLK6，来防止相位关系的误检测。
[0027]分频时钟CLK3的分频反转时钟CLK3B以从可变延迟缓冲器电路40的延迟元件42输出的延迟时钟CLK4被同步化并变为同步化时钟CLK5。进而，以反馈时钟CLK2被再次同步化并变为最终同步化时钟CLK6之后，输入到相位比较器11的反馈输入端子lib。这样，通过将分频时钟CLK3的分频反转时钟CLK3B以延迟时钟CLK4同步化，在原样保持分频时钟CLK3的相位信息的状态能以从分频时钟CLK3的上升开始I时钟后的周期进行相位比较。分频时钟CLK3与参考时钟CLKl的上升同步地输出。另外，同样地，最终同步化时钟CLK6与反馈时钟CLK2的上升同步地输出。即，作为基础的时钟的参考时钟CLKl和反馈时钟CLK2的相位信息被传递到分频时钟CLK3和最终同步化时钟CLK6。为此，分频时钟CLK3和最终同步化时钟CLK6的相位比较结果，与参考时钟CLKl和反馈时钟CLK2的相位比较结果一致，与现有的相位比较器11相同的精度的相位调整变为可能。
[0028]在图2?图4中示出工作波形。图2是相对锁定状态反馈时钟CLK2的相位行进的情况的例子，图3是相位一致的锁定状态的情况的例子，图4是反馈时钟CLK2的相位延迟的情况的例子。
[0029]在此，对延迟时钟CLK4的上升缘与分频时钟CLK3的状态的关系进行考察。在反馈时钟CLK2行进的图2的情况下，反馈时钟CLK2的相位，在将锁定状态设为O时，处于一2JI?O之间。为此，在反馈时钟CLK2的上升时刻的分频时钟CLK3的值为“L”。另一方面，在反馈时钟CLK2延迟的图4的状态下，反馈时钟CLK2的相位，在将锁定状态设为O时，处于O?+ 2 之间。为此，在反馈时钟CLK2的上升时刻的分频时钟CLK3的值为“H”。为了正确地检测输入到相位比较器11的输入端子Ilb的最终同步化时钟CLK6的相位，必须在图2和图4中同样地检测出“H”，即必须在时钟CLK6显现上升。如果图4中在时钟CLK6不显现上升，则当在反馈时钟CLK2的上升缘将分频时钟CLK3直接同步化时，变为会引起误工作。
[0030]于是，在本实施例中，使用可变延迟缓冲器电路40的中间节点的延迟时钟CLK4将分频反转时钟CLK3B同步化作为时钟CLK5。进而，通过将其再次以反馈时钟CLK2同步化作为最终同步化时钟CLK6，来防止上述那样的逻辑不一致。参考时钟CLKl的“H”的期间是，如本实施例中图2?图4所示那样，分频时钟CLK3为“H”的期间的一半的期间。为此，变成为了将分频反转时钟CLK3B的“H”进行取样，使用延迟时钟CLK4即可。
[0031]此外，在本实施例中，使用二分频的分频时钟CLK3在I级结构仅将时钟CLK3同步化。但是，当然根据使用延迟时钟PH1、PH3这样的方法，即使基于多级结构实现二分频也能实现相同的功能。也就是说，在图1中虽然将延迟时钟使用(分频数一 I)个(PH2)，但是也可以使用比(分频数一 I)个多的个数来构成。另外，延迟时钟的各级的取得范围未必非要相等，也可以自由地设定各级的取得范围。在该情况下，变为每一延迟时钟I级所取得的相位的范围以总比231小为条件。
[0032]另外，在本实施例中，如上述那样使用了从可变延迟缓冲器电路40的延迟元件42的输出侧取出的延迟时钟CLK4(= PH2)。由此，将反馈时钟CLK2的相位检测范围扩张为一2π?+2π的范围。但是，并不局限于此，能利用来自参考时钟CLKl的延迟量比反馈时钟CLK2的延迟量小，并且在参考时钟CLKl的缘与反馈时钟CLK2的缘之间具有缘的延迟时钟。由此，至少，能得到超过现有的一 π?+ JI的相位检测范围。下面，对为了相位检测范围的扩大而有用的延迟时钟的延迟量的范围进行考察。
[0033]当将延迟时钟CLK4的、来自参考时钟CLKI的延迟量设为D2时，首先，通过参考图2可知，如果为O < D2 < 2 ，则能以CLK4将分频反转时钟CLK3B的“H”进行取样，生成同步化时钟CLK5。在此，在图2的情况下，由于来自反馈时钟CLK2的参考时钟CLKl的延迟量(记载为Dl)是作为锁定状态的2JI以下，所以如果为O < D2 < Dl，则满足O < D2 < 2 π的条件。
[0034]在作为锁定状态的图3的情况以及作为2 < Dl的图4中，同样地，如果为O <D2
<2 31，则能生成同步化时钟CLK5。但是，能以反馈时钟CLK2将同步化时钟CLK5的“H”进行取样，并生成最终同步化时钟CLK6是Dl <(D2 + 2 31 )、g卩(Dl — 2 π )< D2的情况。在此，假设同步化时钟CLK5的“H”的期间仅为2 。
[0035]在此，作为D2 = kDl (O < k < 1)，在Dl = O?4π的范围(当以作为锁定状态的Dl = 2JI为基准时，为一2JI?+ 2 31的范围)满足(Dl — 2ji)<D2是k>0.5的情况。但是，当变为k >0.5且Dl = 4 Ji时，不能满足D2<2ji的条件。这样，在本实施例，严格来说，不能具有一 2JI?+2 的相位检测范围。但是，在k = 0.5时，基本上具有一2 31?+2 31的相位检测范围。[0036]另外，在Dl= O~3π的范围(当以作为锁定状态的Dl = 2JI为基准时，为一2 Ji~+ Ji的范围、即在+侧为与现有同等以上的范围)满足(Dl — 2 )< D2是(I / 3)
<k <(2 / 3)的情况。
[0037]当总结以上内容时，变为
(A)在锁定状态的前后具有相位检测范围的条件:
O < D2 < 2 31 且 D2 < Dl 且(Dl — 2 π ) < D2
(B)在+侧具有与现有同等以上的相位检测范围的条件:
(A)且(I / 3)D1<D2<(2 / 3) Dl
(C)基本上具有一2 Ji~+ 2 Ji的相位检测范围的条件:
(A)且 D2 = 0.5D1。
[0038]另外，在DDL电路的外部，也能生成满足这些中任一个希望的条件的延迟时钟。进而，在本实施例中，利用将输入到输入端子I la、I Ib的2个时钟的上升缘的相位进行比较的相位比较器11，并且利用在输入到时钟端子的时钟信号的上升缘进行取样的DFF14U5进行了同步化。但是，也能利用将下降缘的相位进行比较的相位比较器，并且也能以在时钟信号的下降缘进行取样的DFF进行同步化。
[0039]此外，即使在以满足上述的条件的方式设计了的情况下，也存在基于各种各样的偏差，不能得到希望的相位检测范围的情况。于是，为了使工作余量增大，也能做成将同步化进一步在多级进行的结构。即，在图1的结构中仅利用一个延迟时钟CLK4进行了分频反转时钟CLK3B的同步化。通过以依次最大`为每2 Ji变大的多个延迟时钟，依次同步化，也能进行该分频反转时钟CLK3B的同步化。在该情况下，多个延迟时钟的延迟量被设定在小于Dl的范围。即，为了最后进行同步化并生成同步化时钟CLK5而利用的延迟时钟的延迟量为，小于Dl。
[0040]在多个延迟时钟的各个中可能的延迟时间的范围，根据延迟时钟的个数或根据必需的相位检测范围进行变化。但是，通过进行与关于作为延迟时钟数为I的情况的上述考察相同的考察，能特定。或者，单纯地，也能将参考时钟CLKl与反馈时钟CLK2之间进行大概等分，生成多个延迟时钟。
[0041]例如，当设来自第一延迟时钟的参考时钟CLKl的延迟量为D21，来自第二延迟时钟的参考时钟CLKl的延迟量为D22时，能作为D21 = (I / 3)D1、D22=(2 / 3)D1。在该情况下，以锁定的状态为基准，能得到一侧到2 π为止，+侧超过2 π的相位检测范围。
[0042]<第二实施例>
图5示出了具备第二实施例的相位比较装置50，并用于将反馈时钟CLK12的相位检测范围扩张到一2 ~+2 的范围的DLL电路。另外，在图6~图8中，示出了该DLL电路的工作波形。
[0043]在本实施例的DLL电路中，将图10中说明的相位比较器IlA置换为相位比较装置50。该相位比较装置50由分频器52、反相器53、DFF电路54、DFF电路55、DFF电路56以及相位比较器51构成，其中，上述分频器52是将参考时钟CLKll进行三分频(3倍周期)的分频器，上述反相器53是使从该分频器52输出的分频时钟CLK13相位反转并生成分频反转时钟CLK13B的反相器，上述DFF电路54是以从可变延迟缓冲器电路40的延迟元件41输出的延迟时钟PHl (= CLK14)进行从反相器53输出的分频反转时钟CLK13B的同步化的DFF电路，上述DFF电路55是将从该DFF电路54输出的同步化时钟CLK15以从延迟元件42输出的延迟时钟PH2 (= CLK16)进行再同步化的DFF电路，上述DFF电路56是将从该DFF电路55输出的再同步化时钟CLK17以反馈时钟CLK12进行最终同步化的DFF电路，上述相位比较器51是将分频时钟CLK13输入到参考信号输入端子51a，并将由DFF电路56最终同步化的最终同步化时钟CLK18输入到反馈信号输入端子51b的相位比较器51。在与权利要求的关系上，DFF电路54、55构成第一同步化单元，DFF电路56构成第二同步化单元。
[0044]在此，相位比较器51将输入到2个输入端子51a、51b的时钟的上升缘的相位进行比较。在该情况下，三分频的分频电路52生成“L”期间为2π且“H”期间为4π的时钟CLK13。此外，作为相位比较器51，在利用将输入到2个输入端子51a、51b的时钟的下降缘的相位进行比较的相位比较器的情况下，作为分频电路52，利用生成“H”期间为2 π且“L”期间为4 Ji的时钟CLK13的分频电路。
[0045]在本实施例中，通过进行与图1的实施例的情况相同的考察，能决定各个延迟时钟所允许的延迟量的范围。或者，单纯地，也能将参考时钟CLKll与反馈时钟CLK12之间进行大概等分，生成多个延迟时钟。
[0046]例如，当设来自参考时钟CLKlI的反馈时钟CLK12的延迟量为D1，来自第一延迟时钟的参考时钟CLKll的延迟量为D21，来自第二延迟时钟的参考时钟CLKll的延迟量为D22时，能作为D21=(l / 3)D1、D22=(2 / 3)D1。在该情况下，以锁定的状态为基准，能得到一侧到2 31为止，+侧到3 31为止的相位检测范围。
[0047]<其它实施例>
进一步，为了将反馈时钟的相位检测范围扩张到一 2 31~十2 (N — 1)31的范围(N为2以上的正整数)，将参考时钟进行N分频(N倍周期)并输入到相位比较器的一个输入端子。进而，将使该N分频 时钟反转的分频反转时钟，以延迟量最大为每2 依次变大的N — I个的延迟时钟进行N — I次同步化，并以反馈时钟进行同步化。由此,作为最终同步化时钟之后，输入到相位比较器的另一个输入端子也可。
[0048]在该情况下，在利用将输入到2个输入端子的时钟的上升缘的相位进行比较的相位比较器的情况下，作为分频时钟生成“L”期间为2 π且“H”期间为2 (N-1) π的时钟。在利用将输入到2个输入端子的时钟的下降缘的相位进行比较的相位比较器的情况下，作为分频时钟生成“H”期间为2 Ji且“L”期间为2 (N-1) Ji的时钟。在三分频或N分频的情况下，也能使延迟时钟的个数比N -1更多，并使工作余量增大。
[0049]附图标记的说明 10:相位比较装置 IlUlA:相位比较器
12:二分频器
13:反相器
14、15:DFF 电路
20:电荷泵
30:低通滤波器
40:可变延迟缓冲器电路
41~44:延迟元件45:电流源
50:相位比较装置
51:相位比较器
52:三分频器
53:反相器
54?56:DFF电路。
【权利要求】
1.一种相位比较装置，将第一时钟和以与该第一时钟相同的频率从该第一时钟仅延迟了延迟量Dl的第二时钟的相位进行比较，其特征在于，具备: 分频器，输入所述第一时钟并生成进行了 N分频的分频时钟，其中，N为2以上的正整数； 反相器，使所述分频时钟相位反转并生成分频反转时钟； 第一同步化单元，将所述分频反转时钟，以与所述第一时钟相同的频率，将所述第一时钟的I周期作为2 π，并将来自所述第一时钟的延迟量，最大为每2 π，以在比所述延迟量Dl小的范围内变大的m个延迟时钟，依次同步化，并生成同步化时钟，其中，m为N — I以上的正整数； 第二同步化单元，将所述同步化时钟以所述第二时钟同步化并生成最终同步化时钟；以及 相位比较器，输入所述分频时钟和所述最终同步化时钟，并比较两者的相位。
2.根据权利要求1所述的相位比较装置，其特征在于， 所述相位比较器是将所述分频时钟和所述最终同步化时钟的上升缘的相位进行比较的相位比较器，所述分频时钟具有2 π的“L”的期间和2 (N-1) π的“H”期间， 或者， 所述相位比较器是将所述分频时钟和所述最终同步化时钟的下降缘的相位进行比较的相位比较器，所述分频时钟具有2 π的“H”期间和2 (N-1) π的“L”期间。
3.根据权利要求1或2所述的`相位比较装置，其特征在于，
为 N = 2, m = I, 所述第一同步化单元利用作为来自所述第一时钟的延迟量为D2的所述延迟时钟生成所述同步化时钟，其中，O < D2 < 2 31且Dl — 2JI < D2。
4.根据权利要求3所述的相位比较装置，其特征在于， 所述延迟时钟的延迟量D2为D2 = 0.5Dlo
5.—种DLL电路，其特征在于，具备: 权利要求1~4的任一项所述的相位比较装置；以及 可变延迟缓冲器电路，使所述第一时钟基于所述相位比较器的相位比较结果仅延迟被控制的延迟量，并作为所述第二时钟进行输出。
6.根据权利要求5所述的DLL电路，其特征在于， 所述可变延迟缓冲器电路由级联连接且基于所述相位比较器结果延迟量被共同控制的多个延迟缓冲器构成，所述m个延迟时钟是从所述多个不同的延迟缓冲器的各个的输出侧取出的时钟。
7.根据权利要求5或6所述的DLL电路，其特征在于， 所述相位比较器在Dl = 2π时输出维持所述可变延迟缓冲器电路的延迟量的所述相位比较结果。
【文档编号】H03K5/26GK103828236SQ201280035509
【公开日】2014年5月28日 申请日期:2012年7月17日 优先权日:2011年7月19日
【发明者】柏仓正一郎 申请人:株式会社巨晶片