双模式功率放大器控制接口的制作方法

双模式功率放大器控制接口的制作方法
【专利摘要】根据一些实施例，本公开涉及双模式控制接口，其可被用于在单个数字控制接口硬模中提供射频前端(RFFE)串行接口和通用目的输入/输出(GPIO)接口两者。在特定的实施例中，双模式控制接口或数字控制接口可以与功率放大器通信。此外，双模式控制接口可被用于设置功率放大器的模式。
【专利说明】双模式功率放大器控制接口
[0001]相关申请的交叉引用
[0002]本公开要求在2011 年 10 月 24 号提交的题为“DUAL MODE POWER AMPLIFIER CONTROLINTERFACE”的美国临时申请第61/550，856号和在2012年I月23号提交的题为““DUALMODE POWER AMPLIFIER CONTROL INTERFACE” 的美国临时申请第 61/589，753 号的优先权，其公开的整体通过引用显式结合于此。此外，本公开涉及在2012年10月23号提交的题为“DUAL MODE POWER AMPLIFIER CONTROL INTERFACE WITH A TWO-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE”的美国申请第13/658，488号和在2012年10月23号提交的题为“DUALMODE POWER AMPLIFIER CONTROL INTERFACE WITH A THREE-MODE GENERAL PURPOSE INPUT/OUTPUT INTERFACE”的美国专利第13/658，522号，其公开的整体通过引用显式结合于此。
【技术领域】
[0003]本公开一般涉及功率放大器，更具体而言，本公开涉及用于功率放大器的双模式数字控制接口。
【背景技术】
[0004]包括无线装置的多种电子设备可以具有由前端组件控制或设置的一个或多个组件。例如，可以通过功率放大器控制器来设置或配置功率放大器。在一些情形下，基于设备的状态，功率放大器控制器自身可以通过另一接口组件来控制或配置。
[0005]通常，设备中的各个组件可以由不同的机构创建。为了促进不同机构设计的组件之间的互操作性，通常针对不同类型的设备和组件来接受标准。随着技术进步，标准会改变，且新标准会被接受。在一些情形下，较新的标准与较老的标准不兼容。

【发明内容】

[0006]根据一些实施例，本公开涉及双模式控制接口，其可被用于在单个数字控制硬模(die)中同时提供射频前端(RFFE)串行接口和通用目的输入/输出(GPIO)接口。在特定的实施例中，双模式控制接口或数字控制接口可以和功率放大器通信。此外，双模式控制接口可被用于设置功率放大器的模式。
[0007]根据特定的实施例，双模式控制接口包括RFFE核心，其被配置为提供RFFE串行接口。此外，双模式控制接口包括电压输入/输出(VIO)引脚，其被配置为接收VIO信号。该VIO信号确定RFFE核心的操作模式是否被设置为活动状态和非活动状态中的一种。在RFFE核心被设置为非活动状态时，双模式控制接口被配置为提供通用目的输入/输出(GPIO)接口。此外，双模式控制接口包括组合逻辑块，其被配置为向使能电平移位器和模式电平移位器分别提供使能信号和模式信号。此外，双模式控制接口包括上电重置(power on reset)，其被配置为基于VIO信号来分别选择向使能电平移位器和模式电平移位器提供的使能信号和模式信号。
[0008]针对一些实现，双模式接口包括时钟/模式引脚，其被配置为在RFFE核心被设置为活动状态时向RFFE核心提供时钟信号并在RFFE核心被设置为非活动状态时向组合逻辑块提供模式信号。此外，双模式接口包括数据/使能引脚，其被配置为在RFFE核心被设置为活动状态时向RFFE核心提供数据信号，并在RFFE核心被设置为非活动状态时向组合逻辑块提供使能信号。
[0009]在一些变体中，数据/使能引脚还被配置为向RFFE核心提供地址信号，该地址信号与RFFE核心的注册器关联。
[0010]在一些实施例中，双模式接口包括多个电平移位器。多个电平移位器中的每个电平移位器可被配置为从RFFE核心接收寄存器信号。该寄存器信号与在和RFFE核心关联的多个寄存器的一个中所存储的值相关。
【专利附图】

【附图说明】
[0011]通过附图，参考标号被再用于表示参考元素之间的对应。提供附图用于说明这里描述的发明性主题的实施例，而不是限制其范围。
[0012]图1示出了根据本公开的方面的无线装置的实施例。
[0013]图2示出了根据本公开的方面的数字控制接口的实施例。
[0014]图3示出了根据本公开的方面的电平移位器的实施例。
[0015]图4示出了根据本公开的方面的数字控制接口的操作过程的流程图。
[0016]图5示出了根据本公开的方面的无线装置的实施例。
[0017]图6示出了根据本公开的方面的数字控制接口的实施例。
[0018]图7示出了根据本公开的方面的组合逻辑块的实施例。
[0019]图8示出了根据本公开的方面的数字控制接口的实施例。
[0020]图9示出了根据本公开的组合逻辑块的实施例。
【具体实施方式】
[0021]在引入新的标准或者修改现有标准时，经常需要引入新的组件或修改现有的组件以利用新的或更新的标准。例如，采用MIPI?RF前端(RFFE)标准串行接口以支持诸如功率放大器模块之类的模块中的多种配置模式，可能意味着想要支持新标准的设备制造商可能需要使用支持RFFE标准的新的前端组件。具有使用RFFE标准的客户以及使用不同标准(例如通用目的输入/输出(GPIO)接口)的客户的前端组件制造商必须制造两种独立的组件。这会是昂贵的，例如因为需要花费更多的时间和人力来同时生产两种类型的前端设备。
[0022]此外，希望同时支持两种标准的设备制造商经常需要重新设计其产品以使两个或多个组件适于支持标准。这不仅需要更多的物理空间，还导致更大的功耗，例如因为多个接口组件可能均消耗能量。
[0023]有利地，本公开的实施例提供了一种系统和方法，用于在单个硬模中实现多个标准而不用增加硬模的尺寸或者支持前端接口所需的引脚数量。此外，在一些实施例中，与使用实现单个接口标准的组件的设备相比功耗没有增加。此外，本公开的实施例提供了单个接口组件或硬模来支持RFFE串行接口、GP10接口或两种接口，而不用修改现有设备。在特定的实现中，单个组件的尺寸和引脚数量可以与实现RFFE接口和GPIO接口的仅一种的硬模保持相同。[0024]在特定的实施例中，接口组件或数字控制接口包括RFFE核心，其实现MIPI?RFFE串行接口的功能。该RFFE核心可被配置为从电压输入/输出(VIO)引脚接收电能。在多种实现中，RFFE核心可以在不使用时停止接收电能。在RFFE核心未被供电时，数字控制接口可被配置为使用向RFFE核心提供信号的引脚作为GPIO接口。通过使用组合逻辑，数字控制接口可以控制是否向例如功率放大器提供与RFFE串行接口或GPIO接口的使用相关的信号。有利地，在特定的实施例中，通过在单个硬模上提供RFFE串行接口和GPIO接口，可以无缝地采用RFFE串行标准而不用放弃还在使用GPIO接口的任意制造商。这里描述了与RFFE串行标准和GPIO接口的组合相关的更多细节。
[0025]示例性电子设备
[0026]图1示出了根据本公开的方面的无线装置100的实施例。本公开的应用不限于无线装置，而可被用于具有或没有功率放大器的任意类型的电子设备。例如，实施例可被用于有线装置，无论是天气设备、RADAR、SONAR、微波炉以及可以包含功率放大器的任意其他设备。此外，本公开的实施例可以应用于包含经由前端接口控制的一个或多个组件的设备。例如，本公开的实施例可被用于比如开关模式电源(SMPS)设备(其可被用于功率放大器的供电调节)、天线开关模块(ASM)以及天线负载微调模块等。尽管本公开不限于无线装置或控制功率放大器，但是为了简化讨论，将针对无线装置100和功率放大器模块102来描述多个实施例。
[0027]无线装置100可以包括功率放大器模块102。功率放大器模块102 —般可以包括任意组件或设备，该组件或设备包括功率放大器104以及用于控制该功率放大器104的功率放大器控制器106。尽管不限于此，但是控制功率放大器104 —般是指设置、修改或调整功率放大器104提供的功率放大的量。在一些实现中，功率放大器104可以是包括功率放大器控制器106和功率放大器104的功能的单个组件。在其他实现中，无线装置100可以包括功率放大器104和功率放大器控制器106作为分离和单独的组件。
[0028]此外，无线装置100可以包括数字控制接口 108。在一些实施例中，功率放大器模块102包括数字控制接口 108。通常，数字控制接口 108可以包括能支持多种类型前端接口的任意类型的控制接口。例如，所示数字控制接口 108可以同时支持MIPI?射频(RF)前端(RFFE)串行接口 110和通用目的输入/输出(GPIO)接口 112。在多个实施例中，数字控制接口 108可以支持多种类型的前端接口，从而接口可以在同一组件硬模上共存而不需要电路设计更改或压焊(bonding)更改。此外，在一些实施例中，数字控制接口 108可以支持多个前端接口而不增加为了使用无线装置100而暴露的接口引脚或连接点的数量。有利地，在多种实施例中，数字控制接口 108可以和支持不同接口标准的设备一起使用，而不用修改数字控制接口 108。例如，图1中所示的数字控制接口 108可以和支持RFFE、GPIO或两者组合的设备一起使用，而不用修改数字控制接口 108。
[0029]在特定的实现中，数字控制接口 108可以用作功率放大器模块102和信号源之间的媒介或管理器，该信号源确定或设置功率放大器模块102、功率放大器控制器106、功率放大器104或者能由数字控制接口 108控制的任意其他组件的操作模式。信号源可以包括被配置为向数字控制接口 108提供信号的任意组件，该信号能使数字控制接口 108确定或设置例如功率放大器模块102的操作模式。例如，如图1所示，信号源可以是收发器114。替代地或者额外地，信号源可以包括基带芯片116、数字信号处理器(DSP) 118或者能向数字信号控制接口 108提供一个或多个信号的任意其他组件，该信号使得数字控制接口 108能设置功率放大器模块102或功率放大器104的操作模式。
[0030]在设置功率放大器104的模式的场景的一个例子中，收发器例如从天线120或DSPl 18接收信号。响应于接收该信号，收发器114可以向与设置功率放大器104的操作模式关联的数字控制接口 108提供一个或多个信号。数字控制接口 108可以基于从收发器114接收到的信号来确定接收到的信号是否与RFFE串行接口 110或GPIO接口 112关联。数字控制接口 108然后可以用识别的接口(例如RFFE串行接口 110、GP10接口 112或者数字控制接口 108可以包含的任意其他接口)来处理接收到的信号。然后，基于接收到的信号的处理产出，信号控制接口 108可以向功率放大器控制106提供模式设置信号，其可以基于该模式设置信号来设置功率放大器104的模式。
[0031]通常，功率放大器104的模式设置对应于然后被提供给设备(例如无线装置100)的组件的信号的功率放大的速率或量。可以提供该信号，以为组件供电或者通过无线装置的组件来处理。功率放大器模块可以从电源122接收电能。功率放大器模块102然后可以将电能分配给无线装置100中包含的多个组件，如功率分配总线124所示。
[0032]无线装置100可以包括多个额外的组件。这些额外的组件中的至少一些可以通过功率分配总线124来接收电能。此外，该额外组件中的至少一些可以与数字控制接口 108通信，并使得数字控制接口 108能调整功率放大器模块102的设置。例如，无线装置100可以包括数模转换器(DAC) 126、显示处理器128、中央处理器130、用户接口处理器132、模数转换器134和存储器136。
[0033]此外，提供图1所示的无线装置100的组件作为例子。无线装置100可以包括其他组件。例如，无线装置100可以包括音频处理器、陀螺仪或加速计。此外，各个所示的组件可被组合为更少的组件，或者被分为额外的组件。例如，DAC126和ADC134可被组合为单个组件，并且基带芯片116可以与收发器114组合。作为另一例子，收发器114可被分为单独的接收器和发送器。
[0034]数字控制接口的例子
[0035]图2示出了根据本公开的方面的数字控制接口 200的实施例。数字控制接口 200同时包括RFFE串行接口和GPIO接口。有利地，在特定的实施例中，数字控制接口 200可以在与包含RFFE串行接口和GPIO接口中的一个的控制接口具有相同数量弓I脚的相同尺寸封装中实现。对于使用或需要小封装的应使用情况(如需要3mm x3mm模块的应用)来说，能够在单个芯片上组合多种接口类型而不用扩展芯片尺寸尤其有利。
[0036]数字控制接口 200包括RFFE核心202，其被配置为提供MIPI? RFFE串行接口的功能。此外，数字控制接口 200包括多个输入引脚:V10引脚204、时钟/模式引脚206和数据/使能引脚208。
[0037]VIO引脚204被配置为接收信号，该信号表示数字控制接口 200应该用作RFFE串行接口还是GPIO接口。在所示实施例中，数字控制接口 200在VIO引脚204接收逻辑高信号时用作RFEE接口而在VIO引脚204接收逻辑低信号时用作GPIO接口。但是，在一些实现中，数字控制接口 200可被配置为在VIO引脚204接收逻辑低信号时用作RFFE信号接口而在VIO引脚接收逻辑高信号时用作GPIO接口。逻辑低信号可以与被定义为低的值(例如O伏特、-5伏特或其他(的值))相关联。类似地，逻辑高信号可以与被定义为高的值(例如O伏特、+5伏特或其他(的值))相关联。在一些实现中，逻辑低信号可以与VIO引脚204接地相关联。类似地，在一些情形下，逻辑高信号可以与VIO引脚204连接到电源相关联。
[0038]除了设置数字控制接口 200的操作模式，VIO引脚204还可以向RFFE核心202提供来自电源例如电源122的电能。于是，在一些实施例中，在VIO引脚204被设置为逻辑低或者接地时，RFFE核心202未被供电，并且数字控制接口 200被配置为用作GPIO接口。另一方面，在一些实施例中，在VIO引脚204被设置为逻辑高或者直接或间接连接到电源时，RFFE核心202被供电，并且数字控制接口 200被配置为用作RFFE串行接口。
[0039]此外，数字控制接口 200包括上电重置210，其可以用硬件、软件或两者的组合来实现。上电重置210被配置为促进RFFE核心202的重置。在一些实施例中，上电重置201可以用作反向延迟能够。反向延迟函数被配置为在将数字控制接口 200配置为RFFE串行接口时提供足够的时间使与RFFE核心202关联的一个或多个逻辑块和/或一个或多个寄存器被设置为已知的状态或值。尽管在一些实施例中，时间长度可以是应用特定的，但是在其他情形下时间长度可以是基于硬件设计和/或实现的特征。例如，所需时间的量可以依赖于时钟频率、逻辑组件的尺寸、直接或间接地连接到数字控制接口 200的组件的类型，等等。此外，将逻辑块和/或寄存器设置为已知的值可以在初始化RFFE核心202或使RFFE核心202离开初始化状态的时候进行。
[0040]在一些实现中，上电重置210可被配置为向组合逻辑块212提供选择信号。例如，假设数字控制接口 200被配置为在VIO引脚204接收逻辑低信号时用作GPIO接口并且在VIO引脚204接收逻辑高信号时用作RFFE串行接口。继续该例子，在VIO引脚204接收逻辑低信号时，上电重置210提供的选择信号可以使组合逻辑块212将输入到数据/使能引脚208和时钟/模式引脚206的信号分别输出到使能电平移位器216和模式电平移位器218。可替代地，如果VIO引脚204接收逻辑高信号，则上电重置210提供的选择信号可以使组合逻辑块212将RFFE核心202提供的信号输出到使能电平移位器216和模式电平移位器218。在特定的实施例中，在将信号输出到电平移位器之前，组合逻辑块212可以延迟或者以其他方式修改从数据/使能引脚208和时钟/模式引脚206或RFFE核心202接收的信号。
[0041]此外，在一些情形下，上电重置210可被配置将一个或多个电平移位器214置于默认状态。例如，在RFFE核心202处于重置状态时，电平移位器214可被置于默认或重置状态。在一些设计中，上电重置210可以连接到默认高引脚或默认低引脚，该默认高引脚与在GPIO接口模式下被配置为高的每个电平移位器关联，该默认低引脚与在GPIO接口模式下被配置为低的每个电平移位器关联。在一些实施例，将电平移位器214设置为默认状态可以使电平移位器214基于默认引脚220提供的默认输入信号来输出值。尽管说明了默认引脚220接收默认输入信号，但是在多个实施例中，默认引脚220连接到默认高和默认低输入中的一个。于是，在一些情形下，默认值可以被预先配置，而在其他情形下，默认值可以基于配置或操作而变化。在一些设计中可能每个电平移位器214可以与不同的默认值或信号关联。可替代地，每个电平移位器214可以与相同的默认值或信号关联。
[0042]可以通过Vcc引脚224来为每个电平移位器供电。在一些实现中，每个电平移位器214可以单独连接到电源。可替代地，单个电平移位器214可以直接或间接地连接到电源，并且其余电平移位器214可以通过与和电源相连的电平移位器214或其他组件的连接来获取电能。此外，电平移位器216和218每个可以类似地连接到电源，或者可以连接到能为电平移位器216和218提供电能的电平移位器或其他组件。在特定的实施例中，电平移位器214、216和218可被配置为调整接收到的信号的电压电平并输出调整的信号。尽管不限于此，但是电平移位器214、216和218可以将接收到的信号的电压电平调整为基本上与在Vcc引脚224上施加的电压匹配。
[0043]尽管图2示出了两个电平移位器214，但是本公开不限于此。RFFE核心202可以直接或间接地与一个、两个、三个或任意数量的额外的电平移位器214进行通信。此外，在一些情形下，数字控制接口 200包括和RFFE核心202所包含的寄存器(未示出)的数量一样多的电平移位器214。每个寄存器可以向相应的电平移位器214提供与寄存器的值关联的信号。在一些情形下，可以存在比寄存器更多或更少的电平移位器214。例如，每个电平移位器214可以与两个寄存器关联。在该例子中，RFFE核心202内部的逻辑可以确定向相应的电平移位器214提供哪个寄存器的值。作为第二个例子，RFFE核心202可以包括额外的寄存器，其被包含用于RFFE核心202的内部使用。在该例子中，并非RFFE核心202的所有寄存器都会与电平移位器214关联。下面针对图3来更详细地描述电平移位器214、216和 218。
[0044]如前所示，RFFE核心202可以包括一组寄存器(未示出)。在特定的情形下，该组寄存器可被设置为未知的值。例如，在无线装置100被首次供电时，该组寄存器可被设置为未知的值。作为第二例子，在VIO引脚204同时用作RFFE核心202的电源和RFFE与GPIO模式之间的模式选择器的实现中，当数字控制接口 200首次从GPIO接口转变到RFFE串行接口时，该组寄存器可被设置为未知的值。为了确保在RFFE核心202开始被供电或离开重置状态时寄存器被设置为已知的值，RFFE核心202可被配置为将该组寄存器中的每个的值设置为一组绑定(strapped)默认222所提供的值。在特定的实现中，绑定默认222可以和向默认引脚220提供的值相等。
[0045]RFFE核心202可被配置为从时钟/模式引脚206接收时钟信号。基于RFFE核心202的实现，该时钟信号可被设置为任意频率或信号形状。在一些实现中，时钟信号可以是具有26MHz或更小的方形波。此外，RFFE核心202的数据接口可以是双向的。于是，RFFE核心202可以在RFFE核心202的数据输入(Data In)处从数据/使能引脚208接收数据。类似地，RFFE核心202可以从RFFE核心202的输入输出(Data Out)处向数据/使能引脚208提供数据。如图2通过缓冲器232和234所示，数据输入和数据输出都可以被缓冲。在一些实施例中，缓冲器可以是三态缓冲器。在一些实现中，RFFE核心202的输出使能(OutputEnable)被配置为控制缓冲器232和234，使得数据输入和数据输出两者能共享去往和来自数据/使能引脚208的相同线路。于是，在一些例子中，在从RFFE核心202读取数据时，缓冲器232使能数据流，而缓冲器234阻止数据流或者被设置为高阻抗。类似地，在一些示例中，在向RFFE核心202写入数据时，缓冲器232使能数据流，而缓冲器232阻止数据流或者被设置为高阻抗。
[0046]下面是数字控制接口 200的使用情况的非限制示例。根据这里描述的各个实施例，其他操作和使用是可能的。在一个示例性使用情况中，在VIO引脚204接收到逻辑低信号。例如，该信号是从收发器114接收的。接收逻辑低信号使得数据控制接口 200用作GPIO接口。于是，在该例子中，RFFE核心202是非活动的。此外，组合逻辑块212将在时钟/模式引脚206和数据/使能引脚208上接收到的信号分别传递到模式电平移位器218和使能电平移位器216。在调整信号的电压电平时，电平移位器216和218向功率放大器控制器106提供信号。基于从电平移位器216和218接收到的信号,功率放大器控制器106控制功率放大器104来设置功率放大器104接收的信号(例如电源122或收发器114提供的信号)的放大级别。功率放大器控制器106还可以从电平移位器214接收与默认相关的信号。如果是这样，功率放大器106可以忽略来自电平移位器214的信号或者可以部分基于从电平移位器214接收的信号来控制功率放大器104。
[0047]作为第二示例性使用情况，在VIO引脚204接收逻辑高信号。例如，该信号可以从基带芯片116接收。接收到逻辑低信号使得数字控制接口 200用作RFFE串行接口。于是，在该例子中，RFFE核心202是活动的，并且组合逻辑块212将从RFFE核心202接收的模式和使能信号分别传递到模式电平移位器218和使能电平移位器216。在调整信号的电压电平时，电平移位器216和218向功率放大器控制器106提供信号。功率放大器控制器106可以部分基于从电平移位器216和218接收的信号来控制功率放大器。在特定的实施例中，当数字控制接口 200用作RFFE串行接口时，功率放大器控制器106可以忽略电平移位器216和218的信号。
[0048]继续第二示例性使用情况，RFFE核心202可以从时钟/模式引脚206接收时钟信号并从数据/使能引脚208接收地址信号。替代地或者额外地，RFFE核心202可以从数据/使能引脚208接收数据。在一些情形下，在地址信号之后接收数据信号。可替代地，可以在地址信号之前接收数据信号。此外，在数字控制接口 200包含单独的地址引脚(未示出)的实施例中，RFFE核心202可以至少部分并行地接收地址信号和数据信号。
[0049]RFFE核心202可以使用时钟信号来同步与RFFE核心202关联的一个或多个组件的操作。此外，时钟信号可被用于帮助识别与从数据/使能引脚208接收的信号关联的寄存器地址和数据。RFFE核心202可以使用地址信号来识别与RFFE核心202关联的寄存器。RFFE核心202然后可以在寄存器上存储与数据信号关联的数据。在一些实施例中，RFFE核心202可以基于数据信号来修改寄存器上的数据。此外，在一些情形下，在数据/使能引脚208接收的信号可以控制RFFE核心202或使得RFFE核心202修改其操作。
[0050]在特定的实施例中，RFFE核心202可以向电平移位器214提供一个或多个信号。RFFE核心202提供的信号可以与在和RFFE核心202关联的寄存器上存储的值和/或信号相关。此外，电平移位器214然后可以向功率放大器控制器106提供信号和/或信号的调整版本。功率放大器控制器106至少部分基于来自电平移位器214的信号并且在一些情形下至少部分基于来自模式电平移位器218和/或使能电平移位器216的信号来设置功率放大器104的配置。
[0051]通常，在VIO引脚204、时钟/模式引脚206和数据/使能引脚208接收到的信号是数字信号。但是，在一些实施例中，一个或多个接收到的信号是模拟信号。例如，在VIO引脚204接收的信号可以是模拟信号。此外，图2所示的每个组件可被包含在单个芯片或硬模上，例如数字控制接口 108。有利地，在特定的实施例中，在单个硬模上包含数字控制接口 200的每个组件使得无线装置例如无线装置100能具有使用RFFE串行接口、GPIO接口或这两种接口而不需要多个芯片的能力。通过使用单个芯片来代替多个芯片，特定的实施例可以降低功耗并减小功率放大器104的控制接口或者可以使用控制接口的任意其他模块所需的占地面积(footprint)。
[0052]电平移位器的例子
[0053]图3示出了根据本公开的方面的电平移位器300的实施例。电平移位器214、216和218的实施例可以和电平移位器300相同或基本相同。在一些实现中，电平移位器214、216和218在设计上可以和电平移位器300不同。但是，每个电平移位器能够调整输入信号的电压。在一些情形下，输入信号的电压被移位或调整，以匹配在VCC引脚224处提供的电压。在其他情形下，在输入电压和在Vcc引脚224处提供的电压之间的范围内移位或调整输入信号的电压。
[0054]在操作中，电平移位器300能够在输入302处接收输入信号。该输入信号一般可以包括其电压电平被调整的任意信号。于是，例如，输入信号可以包括之前关于图2描述的一个或多个信号。例如，输入信号可以是从RFFE核心202提供的信号，包括来自和RFFE核心202关联的寄存器之一的信号。作为第二例子，输入信号可以是由组合逻辑块212提供的信号。
[0055]在输入302处接收的输入信号被提供给锁存器304。锁存器304可以包括任意类型的触发电路。例如，如图3所示，锁存器304可以是基于NAND的RS触发电路。但是,其他类型的触发电路是可能的。例如，锁存器304可以是基于NOR的RS触发电路。在特定的实施例中，锁存器304确保来自锁存器304的非重叠输出。确保非重叠输出确保了每对NFET晶体管306不会被同时激活。在一些实施例中，具有延迟元件的两个并行信号路径可被用于确保每对NFET寄存器306不会被同时激活。
[0056]对于一些实现，锁存器304提供两个信号，一个信号来自每个NAND栅极(例如设置信号和重置信号)。每个信号可被提供给一对NFET晶体管306。可以通过来自锁存器304的信号来激活NFET晶体管306。在被激活时，NFET晶体管设置PFET晶体管308的交叉耦合对的状态。PFET晶体管308的交叉耦合对使得输入信号的电压电平被电平移位。然后在输出310处将该电平移位的信号例如提供给功率放大器控制器106或功率放大器104。在一些实施例中，例如在可能需要负输出电压操作时，NFET晶体管306可以是PFET晶体管并且PFET晶体管308可以是NFET晶体管。
[0057]在一些实施例中，可能不在输入302处提供信号，或者信号基本上是零。在该实施例中，可以通过默认低输入312和/或默认高输入314提供的默认信号来设置或激活NFET晶体管306。尽管图3示出了两个默认，默认高输入314和默认低输入312，但是在多个实施例中，仅单个默认信号被提供给电平移位器300。如果在重置时需要输出310为高，则默认高输入314将被配置为在重置时提供信号。如果相反在重置时需要电平移位器300提供低输出，则默认低输入312将被配置为在重置时提供信号。被配置为在重置时设置NFET晶体管306的默认输入可以接地，或者在特定的实现中可以不存在。在一些实现中，默认低输入312和/或默认高输入314被预先配置或连接到提供预定信号的信号生成器。可替代地，默认低输入312和/或默认高输入314可以连接到上电重置210。在一些实施例中，默认输入312和314中的一个或两者可以是可选的。例如，在一些情形下，使能电平移位器216和模式电平移位器218在其输入处接收信号。
[0058]数字控制接口的操作的过程的示例
[0059]图4示出了根据本公开的方面的数字控制接口 200的操作的过程400的流程图。可以通过被配置为用作RFFE串行接口且用作GPIO接口的任意类型的数字控制接口来实现过程400。例如，可以通过数字控制接口 100和数字控制接口 200来实现过程400。此外，在一些实施例中，可以通过被配置为以不同接口模式来操作的任意类型的数字控制接口来实现过程400。尽管过程400的实现不限于此，但是为了简化讨论，过程400将被描述为通过数字控制接口 200来实现。
[0060]在例如框402，数字控制接口 200从VIO引脚204、时钟/模式引脚206和数据/使能引脚208接收信号时，过程400开始。在一些实施例中，在时钟/模式引脚206和数据/使能引脚208中的一个或多个上接收的信号可以被延迟，可以是噪声，可以是被忽略的一些已知或未知信号，直到数字控制接口 200完成初始化过程。
[0061]在框404，在VIO引脚204接收的信号被提供给RFFE核心202。在一些实现中，来自VIO引脚204的信号为RFFE核心202供电。此外，来自VIO引脚204的信号或其缺失会导致RFFE核心202不接收电能。除了将VIO信号提供给RFFE核心202，框404还可以包括将VIO信号提供给上电重置210。在一些实施例中，上电重置210可以将来自VIO引脚204的信号提供给组合逻辑块212。此外，上电重置210可以在将延迟或调整的信号提供给组合逻辑块212之前延迟或或以其他方式调整来自VIO引脚204的信号。类似地，在特定的实施例中，上电重置210可以向与RFFE核心202关联的重置输入提供VIO信号、VIO信号的延迟版本、或者VIO信号的调整版本。
[0062]在框406，在时钟/模式引脚206接收的信号被提供给组合逻辑块212。类似地，在框408，在数据/使能引脚208接收的信号被提供给组合逻辑块。此外，在框410，来自与RFFE核心202关联的RFFE模式寄存器的模式信号被提供给组合逻辑块212。类似地，在框412，来自与RFFE核心202关联的RFFE使能寄存器的使能信号被提供给组合逻辑块212。在特定的操作状态下，在框410和412提供的信号可以是噪声或者是不会影响数字控制接口 200的操作的一些已知或未知信号。此外，在一些操作状态下，在框410和412可能不会提供信号。例如，在RFFE核心202未被供电的实现中(例如在数字控制接口 200用作GPIO接口时)，在框410和412可能不会提供信号。在一些实现中，框410和412可以是可选的。
[0063]在判定框414，数字控制接口 200确定VIO信号是否是逻辑高。在特定的实现中，确定Vio信号是否是逻辑高包括基于VIO信号来配置数字控制接口 200。配置数字控制接口 200包括调整部分数字控制接口 200的操作以及调整数字控制接口 200内部的信号流，这将关于图4中的其余框来进一步描述。
[0064]如果在判定框414中VIO信号不是逻辑高，则数字控制接口 200用作GPIO接口，并且过程400进入框416，其中RFFE核心202被置于重置模式。该重置模式可以是活动重置，其中RFFE核心202在其寄存器中保持已知或未知的值，并从其输出端口输出值。可替代地，例如，如果通过将VIO引脚204接地或者将VIO引脚204从电源断开来提供逻辑低VIO信号，则RFFE核心202在重置模式下停止被供电。
[0065]在框418，在框406中提供的来自时钟/模式引脚206的信号被提供给模式电平移位器218。类似地，在框420，在框408提供的来自数据/使能引脚208的信号被提供给使能电平移位器216。在特定的实施例中，在框418和420中提供给电平移位器的信号可以基于上电重置210提供给组合逻辑块212的信号或基于该信号来选择。此外，在一些情形下，在框418和420向电平移位器218和216提供的信号分别在该信号被提供给电平移位器218和216之前被组合逻辑块212延迟或调整。
[0066]在框422中，信号控制接口 200在RFFE寄存器电平移位器214上保持默认值。这些默认值是通过默认引脚220提供的。在多种实现中，默认值可以是应用特定的。此外，默认值可以被预先配置和/或硬编码。可替代地，可以基于数字控制接口 200和/或与无线装置100关联的一个或多个组件的操作来生成默认值。在特定的实施例中，框422可以是可选的。
[0067]如果在判定框414中VIO信号是逻辑高，则数字控制接口 200用作RFFE串行接口并且过程400进入框424，其中，RFFE核心202离开重置模式。在一些情形下，在无线装置100未被供电一段时间之后被首次供电或初始化时，执行过程400。在该情形下，可以作为数字控制接口 200的初始化的一部分来执行框424。此外，代替使RFFE核心202离开重置模式或者除此之外，框424可以包括初始化RFFE核心202。可以通过上电重置210来控制和/或实现延迟过程。在一些实施例中，框424可以是可选的。
[0068]在框426，过程400包括将与RFFE核心202关联的内部寄存器(未示出)配置为一组默认值。这些默认可以由绑定默认222提供。可替代地，该默认值可以基于和RFFE核心202关联的内部逻辑来确定，并响应于从VIO引脚204、时钟/模式引脚206和数据/使能引脚208的一个或多个接收的信号来设置。
[0069]在框428，来自RFFE核心202的模式信号被提供给模式电平移位器218。该模式信号可以与RFFE核心202的模式寄存器关联或从中获取。替代地或者额外地，模式信号可以至少部分基于下列一个或多个:从时钟/模式引脚206接收的信号、从数据/使能引脚208接收的信号、基于绑定默认222的值、以及RFFE核心202内部的逻辑。
[0070]此外，在框430，来自RFFE核心202的使能信号被提供给使能电平移位器216。使能信号与RFFE核心202的使能寄存器关联或从中获取。替代地或额外的，使能信号可以至少部分基于下列一个或多个:从时钟/模式信号206接收的信号、从数据/使能引脚208接收的信号、基于绑定默认222的值、以及RFFE核心202内部的逻辑。
[0071]在特定的实现中，在框428和430中提供给电平移位器的信号可以基于上电重置210向组合逻辑块212提供的信号或基于该信号来选择。此外，在一些情形下，在框428和430中被提供给电平移位器218和216的信号在该信号被提供给电平移位器218和216之前，可以分别被组合逻辑块212延迟或调整。
[0072]在框432中，过程400包括向RFFE电平移位器214提供RFFE寄存器值或者与RFFE寄存器关联的信号。尽管在一些情形下，这些寄存器可以包括如上关于框428和430所述的寄存器，通常框432中的寄存器是不同的寄存器。此外，提供给寄存器的值被用于设置或指定功率放大器104的模式。处于GPIO接口模式时，数字控制接口 200可被限制为指定与两个电压值和/或功率放大的两个级别相关联的两种模式，例如高和低。在数字控制接口包括额外引脚的实施例中，处于GPIO模式时，数字控制接口 200能够指定额外的模式。处于RFFE串行接口模式时，数字控制接口 200可以基于记录到RFFE核心200中的值、在与RFFE核心202关联的寄存器中存储的值或两者的组合，来设置或指定功率放大器104的不同模式。
[0073]不管VIO信号是逻辑高还是逻辑低，在框434中模式电平移位器218的输出被提供给功率放大器104。类似地，不管VIO信号是逻辑高还是逻辑低，在框434中使能电平移位器216的输出被提供给功率放大器104。在特定的实施例中，模式电平移位器218和使能电平移位器216的输出被提供给功率放大器控制器106。功率放大器控制器106然后可以至少部分基于来自模式电平移位器218和使能电平移位器216的接收信号来配置功率放大器 104。
[0074]在框438，RFFE电平移位器214的输出被提供给功率放大器104。可替代地，RFFE电平移位器214的输出可以被提供给功率放大器控制器106，其然后可以至少部分基于从RFFE电平移位器214接收的信号来配置功率放大器104。在数字控制接口 200用作GPIO接口时，RFFE电平移位器214的输出至少可以部分基于在默认引脚220上接收的默认值或信号。相反，在数字控制接口 200用作RFFE串行接口时，RFFE电平移位器214的输出可以至少部分基于从RFFE核心202接收的值或信号，包括在与RFFE核心202关联的寄存器中存储的值。在一些实施例中，框434、436和438中的一个或多个是可选的。例如，在数字控制接口 200用作GPIO接口时，电平移位器214可以不向功率放大器104或功率放大器控制器106提供值。
[0075]电子设备的第二示例
[0076]图5示出了根据本公开的方面的无线装置500的实施例。在一些实现中，以上关于无线装置100所述的一些或所有实施例可被用于无线装置500。
[0077]无线装置500可以包括功率放大器模块502。功率放大器模块502 —般可以包括任意组件或设备，其可以包括功率放大器504、用于控制功率放大器504的功率放大器控制器506、数字控制接口 508和模式选择器540。尽管不限于此，但是控制功率放大器504 —般是指设置、修改或调整功率放大器504提供的功率放大的量。
[0078]和数字控制接口 108 —样，数字控制接口 508可以包括能支持多种类型接口的任意类型的控制接口，用于控制功率放大器504以及/或者将功率放大器控制器506配置为控制功率放大器504。例如，数字控制接口 508可以包括串行接口 510和GPIO接口 512。串行接口 510可以包括任意类型的串行接口。例如，串行接口可以是RFFE串行接口(例如MIPI? RFFE串行接口)、串行外围接口(SPI)总线、3线串行总线或者I2C总线等。在一些实现中，上面关于数字控制接口 108所述的一些或全部实施例可以用于数字控制接口 508。
[0079]在多个实施例中，数字控制接口 508在同一组件硬模上包含多种接口类型，而不需要对现有组件硬模配置(例如现有功率放大器、现有功率放大器模块、现有收发器、或者能向数字控制接口提供控制信号或可以从数字控制接口接收控制信号的其他组件)的电路设计更改或压焊更改。此外，在一些实施例中，数字控制接口 508可以支持多种接口，而不用增加为了无线装置500或功率放大器模块508的使用而暴露的数字连接(例如引脚、导线、线路、球栅阵列等)的数量。有利地，在多个实施例中，数字控制接口 508可以和支持不同接口标准的设备一起使用，而不用调整数字控制接口 508。例如，图5所示的数字控制接口 508可以和支持串行接口、GPIO接口或两者组合的设备一起使用，而不用调整数字控制接口 108。在一些情形下，数字控制接口 508在操作时可以在不同接口类型之间切换。
[0080]模式选择器540可以包括被配置为选择数字控制接口 508的操作模式的任意设备或组件。选择数字控制接口 508的操作模式可以包括选择数字控制接口 508用于和功率放大器控制器506进行通信的接口类型。例如，模式选择器540可以选择或配置数字控制接口 508以用作串行接口或GPIO接口。选择可以基于从天线520、收发器514、基带芯片516或者能提供信号的任意其他信号源接收的信号，该信号可被用于选择接口类型或确定从数字控制接口 508的可用接口类型中选择的接口类型。
[0081]此外，在特定的实施例中，数字控制接口 508可以基于从信号源接收的一个或多个信号直接或通过功率放大器控制器506来设置功率放大器504的操作模式。在特定的实施例中，在从模式选择器540接收选择数字控制接口 508的操作接口类型的信号时，数字控制接口 508从天线520、收发器514、基带516或DSP518接收使数字控制接口 508设置功率放大器504的操作模式的一个或多个信号。可替代地，数字控制接口 508可以从模式选择器540接收使数字控制接口 508设置功率放大器504的操作模式的一个或多个信号以及选择数字控制接口 508的操作接口类型的信号。模式选择器540可以例如从天线520、收发器514、基带516或DSP518接收一些或所有信号。替代地或者额外地，模式选择器540可以基于例如从天线520、收发器514、基带516或DSP518接收的一个或多个信号来生成提供给数字控制接口 508的一个或多个信号。
[0082]在设置功率放大器504的模式的场景的一个例子中，收发器514例如从天线520或DSP518接收信号。响应于接收到信号，收发器514可以将一个或多个信号提供给模式选择器540。基于从收发器514接收的一个或多个信号，模式选择器540可以将数字控制接口508配置为作为串行接口或GPIO接口来操作。此外，收发器514可以向数字控制接口 508提供一个或多个信号，该数字控制接口 508基于模式选择器540指定的模式以串行模式或GPIO模式来处理该信号。基于信号处理的产出，数字控制接口 508可以向功率放大器控制器506提供一个或多个模式设置信号,该功率放大器控制器506可以基于模式设置信号来设置功率放大器504的模式。可替代地，数字控制接口 508可以设置功率放大器504的模式。
[0083]在一些实现中，功率放大器504可以包括功率放大器控制器506、数字控制接口508和模式选择器540中的一个或多个。对于一些实现，功率放大器控制506可以包括数字控制接口 508和模式选择器540中的一个或多个。此外，在一些情形下，数字控制电路可以包括模式选择器540。此外，功率放大器模块502可以是包含模式选择器540、数字控制接口 508、功率放大器控制器506和功率放大器504的功能的单个组件。可替代地，功率放大器模块502可以包括多个组件，其包含模式选择器540、数字控制接口 508、功率放大器控制器506和功率放大器504的功能。在又一实现中，无线装置500可以包括一个或多个组件，其包含模式选择器540、数字控制接口 508、功率放大器控制器506和功率放大器504的功倉泛。
[0084]与功率放大器模块102类似，功率放大器模块502可以从电源522接收电能。功率放大器模块502可以通过例如功率分发总线524向无线装置500中包含的多个组件分发功率。
[0085]在特定的实施例中，电源522包括组合逻辑块和/或一个或多个处理器，其使得电源在一些情形下能配置功率放大器模块502的一个或多个元件。例如，在一些情形下，电源522可以向数字控制接口 508提供一个或多个信号，使得数字控制接口 508能配置功率放大器504。此外，电源522例如可以基于功率放大器504的输出来向数字控制接口 508发送信号，由此在功率放大器模块502和电源522之间建立反馈回路。
[0086]无线装置500可以包括多个额外的组件。这些额外组件中的至少一些能够通过功率分发总线524来接收电能。例如，无线装置500可以包括数模转换器(DAC)526、显示处理器528、中央处理器530、用户界面处理器532、模数转换器(ADC) 534和存储器536。至少一些额外组件可以与数字控制接口 508通信，并使数字控制接口 508调整功率放大器模块502、功率放大器504和/或功率放大器控制器506的设置。此外，至少一些额外组件可以和模式选择器540通信，并使模式选择器540选择数字控制接口 508的操作模式。
[0087]数字控制接口的第二示例
[0088]图6示出了根据本公开的方面的数字控制接口 508的实施例。在一些实现中，以上关于数字控制接口 108和数字控制接口 200中的一些或全部可以用于数字控制接口 508。
[0089]数字控制接口 508包括串行接口 510、GPIO接口 512和多个输入引脚。这些输入引脚可以包括VIO引脚604、时钟/模式引脚606和数据/使能引脚608。
[0090]VIO弓丨脚604可被配置为接收将数字控制接口 508设置为串行接口或GPIO接口的信号。在所示实施例中，数字控制接口 508在VIO引脚604接收到逻辑高信号时用作串行接口而在VIO引脚604接收到逻辑低信号时用作GPIO接口。但是，在一些实现中，数字控制接口 508可被配置为在VIO引脚604接收逻辑低信号时用作串行接口而在VIO引脚604接收逻辑高信号时用作GPIO接口。逻辑低信号可以与被定义为低的值例如O伏特、-5伏特或相反(的值)相关联。类似地，逻辑高信号可以与被定义为高的值例如O伏特、+5伏特或相反(的值)相关联。在一些实现中，逻辑低信号可以与VIO引脚604接地相关联。类似地，在一些情形下，逻辑高信号可以与VIO引脚604连接到电源相关联。
[0091]此外，VIO引脚604可被配置为将来自电源(例如电源522)的电能提供给串行接口核心602。于是，在一些实施例中，在VIO引脚604被设置为逻辑低或者接地时，串行接口核心602未被供电并且数字控制接口 508被配置为用作GPIO接口。另一方面，在一些实施例中，当VIO引脚604被设置为逻辑高或者直接或间接连接到电源时，串行接口 602被供电并且数字控制接口 508被配置为用作串行接口。在一些实现中，以上关于VIO引脚204描述的一些或所有实施例可以用于VIO引脚604。
[0092]串行接口 510可以包括前端核心或串行接口核心602。此外，串行接口 510可以包括上电重置610、一对缓冲器632和634、以及多个电平移位器614。GPIO接口 512可以包括组合逻辑块612和一对电平移位器616和618。在数字控制接口 508用作串行接口时，串行接口 510的组件是活动的或操作以提供串行接口，并且GPIO接口 512中的一个或多个组件不是活动的。类似地，在数字控制接口 508用作GPIO接口时，GPIO接口 512是活动的或操作以提供GPIO接口，并且串行接口 510的一个或多个组件可以不是活动的。
[0093]但是，在特定的实施例中，在数字控制接口 508用作串行接口时，数字控制接口508可以使用GPIO接口 512的一个或多个组件以有助于提供串行接口，且由此GPIO接口512的一个或多个组件可以是活动的或者操作以提供串行接口。类似地，在特定的实施例中，在数字控制接口 508用作GPIO接口时，数字控制接口 508可以使用串行接口 510的一个或多个组件以有助于提供GPIO接口，且由此串行接口 510的一个或多个组件可以是活动的或操作以提供GPIO接口。例如，在一些实现中，组合逻辑块612可以包括由上电重置610控制的多路复用器。此外，在该例子中，基于数字控制接口 508的操作模式以及由此由上电重置610输出的值，组合逻辑块612可以向电平移位器616和618提供不同的信号。于是，在该例子中，尽管上电重置610通常是串行接口 510的一部分，但是在数字控制接口处于GPIO接口模式时上电重置610可以用作GPIO接口的一部分。类似地，在该例子中，尽管组合逻辑块612以及电平移位器616和618通常是GPIO接口 512的一部分，但是在数字控制接口 508处于串行接口模式时组合逻辑块612以及电平移位器616和618中的一个或多个可以操作以有助于提供串行接口。
[0094]上电重置610可以以硬件、软件或两者的组合来实现。此外，上电重置610可被配置为有助于重置串行接口核心602。在一些实施例中，上电重置610可以用作反向延迟函数。反向延迟函数被配置为在将数字控制接口 508设置为串行接口时为一个或多个逻辑块和/或与串行接口核心602关联的一个或多个寄存器提供足够的时间以被设置为已知状态或值。尽管在一些情形下，时间长度可以是应用特定的，但是在其他情形下，时间长度可以基于硬件设计和/或实现的特征。例如，所需时间的量可以依赖于时钟频率、逻辑组件的尺寸、直接或间接地连接到数字控制接口 200的组件的类型，等等。此外，将逻辑块和/或寄存器设置为已知值可以在初始化串行接口核心602或使串行接口核心602离开重置状态时进行。
[0095]在一些实现中，上电重置610可被配置为向组合逻辑块612提供选择信号。例如，假设数字控制接口 508被配置为在VIO引脚604接收逻辑低信号时用作GPIO接口而在VIO引脚604接收逻辑高信号时用作串行接口。继续该例子，在VIO引脚604接收逻辑低信号时，上电重置610提供的选择信号可以使组合逻辑块612分别基于数据/使能引脚608和时钟/模式引脚606的输入来输出到使能电平移位器616和模式电平移位器618。例如,组合逻辑块612可以对从时钟/模式引脚606和数据/使能引脚608接收的信号进行解码，并将解码的信号提供给使能电平移位器616和模式电平移位器618。
[0096]如果在该例子中，VIO引脚604接收逻辑高信号而不是逻辑低信号，则上电重置610提供的选择信号可以使组合逻辑块612基于从串行接口核心602接收的信号将信号输出到使能电平移位器616和模式电平移位器618。在特定的实施例中，组合逻辑块612可以在将信号输出到电平移位器616和618之前延迟或或以其他方式修改从数据/使能引脚608和时钟/模式引脚606或者串行接口核心602接收的信号。
[0097]在一些情形下，上电重置610可被配置为将一个或多个电平移位器614置于默认或重置状态。这例如可以在串行接口核心602处于重置状态时进行。在一些设计中，上电重置610可以连接到与在GPIO接口模式下被配置为高的每个电平移位器关联的默认高引脚以及与在GPIO接口模式下被配置为低的每个电平移位器关联的默认低引脚。在一些实现中，将电平移位器614设置为默认状态可以使电平移位器614基于默认引脚620提供的默认输入信号来输出值。尽管默认引脚620被表示为接收默认输入信号，但是在多个实施例中，默认引脚620与默认高或默认低输入中的一个绑定。于是，在一些情形下，默认值可以是预先配置的，而在其他情形下，默认值可以是应用特定的并基于数字控制接口 508或功率放大器模块的配置或操作而变化。可能在一些设计中每个电平移位器614可以与不同的默认值后信号关联。可替代地，每个电平移位器614可以与相同的默认值或信号关联。
[0098]每个电平移位器614可以通过Vcc引脚624来供电。在一些实现中，每个电平移位器614可以单独连接到电源。可替代地，单个电平移位器614可以直接或间接地连接到电源，且剩余电平移位器614可以通过与电平移位器614或连接到电源的其他组件来获取电能。此外，电平移位器616和618可以均类似地连接到电源，或者可以连接到能向电平移位器616和618供电的电平移位器或其他组件。在特定的实施例中，电平移位器614、616和618被配置为调整接收到的信号的电压电平并输出该调整的信号。尽管不限于此，但是电平移位器614、616和618可以将接收到的信号的电压电平调整为与在Vcc引脚624上施加的电压相匹配。
[0099]在一些实现中，以上关于上电重置210所述的一些或全部实施例可以用于上电重置610。类似地，在一些实现中，以上关于电平移位器220所述的一些或全部实施例可以用于电平移位器614。此外,在一些实现中，以上关于电平移位器216和218所述的一些或全部实施例可以分别用于电平移位器616和618。此外，以上关于电平移位器300所述的一些或全部实施例可以用于电平移位器614、616和618。
[0100]串行接口核心602 —般可以包括使得串行接口核心能提供串行接口的电路或逻辑。在一些实施例中，串行接口核心602可以包括RFFE核心(例如RFFE核心202)。此外，在一些情况下，串行接口核心602可以包括以上关于RFFE核心202所述的一些或全部实施例。
[0101]和RFFE核心202 —样，串行接口核心602可以包括一组寄存器(未示出)。在特定情形下，该组寄存器可被设置为未知值。例如，在无线装置500首次被供电时，该组寄存器可被设置为未知值。作为第二示例，在VIO引脚604同时用作串行接口核心602的电源和串行接口模式与GPIO接口模式之间的模式选择器的实现中，在数字控制接口 508首次从GPIO接口转变到串行接口时，该组寄存器可被设置为未知值。为了确保在串行接口核心602开始被供电或离开重置状态时寄存器被设置为已知值，串行接口核心602可被配置为将该组寄存器中的每个的值设置为一组绑定默认622提供的值。在特定的实现中，绑定默认622可以和默认引脚620提供的值相等。
[0102]在特定的实施例中，串行接口核心602可被配置为从时钟/模式引脚606接收时钟信号。可以基于串行接口核心602的实现将时钟信号设置为任意频率或信号形状。在一些实现中，时钟信号可以是具有26MHz或更少频率的方形波。此外，串行接口核心602的数据接口可以是双向的。于是，串行接口核心602可以在串行接口核心602的数据输入(DataIn)从数据/使能引脚808接收数据。类似地，串行接口核心602可以从串行接口核心602的数据输出(DataOut)处向数据/使能引脚608提供数据。如图6通过缓冲器632和634所示，数据输入和数据输出都可以被缓冲。在一些实施例中，缓冲器可以是三态缓冲器。此夕卜，串行接口核心602的输出使能可被配置为控制缓冲器632和634以使得数据输出和数据输入两者能共享去往和来自数据/使能引脚608的线路。于是，在一些例子中，在从串行接口核心602读取数据时，缓冲器632启用数据流，而缓冲器634阻止数据流或被设置为高阻抗。类似地，在一些例子中，在向串行接口核心602写入数据时，缓冲器634启用数据流，而缓冲器632阻止数据流或被设置为高阻抗。
[0103]组合逻辑块612 —般包括能使数字控制接口 508向使能电平移位器616和模式电平移位器618分别提供使能信号和模式信号的逻辑。在一些实施例中，组合逻辑块612包括能对信号解码的逻辑。组合逻辑块612然后可以向电平移位器616和618中的一个或两者提供解码信号。在一些情形下，组合逻辑块612可以包括以上关于组合逻辑块212所述的一些或全部实施例。
[0104]在一些实现中，数字控制接口 508可以执行以上关于图4所述的过程400。在该实现中，可以由串行接口核心602来代替执行与RFFE核心相关的操作。例如，框416可以包括将串行接口核心602置于重置状态。作为第二示例，框432可以包括向串行接口电平移位器614提供串行接口寄存器值或者与串行接口核心602的寄存器关联的信号。
[0105]组合逻辑块的示例
[0106]图7示出了根据本公开的方面的组合逻辑块612的实施例。如上所述，组合逻辑块612可被配置为向电平移位器616和618分别输出使能信号和模式信号。此外，组合逻辑块612包括确定使能和模式信号是基于从串行接口核心602接收的输入还是从时钟/模式引脚606和数据/使能引脚608接收的输入的逻辑。在一些情形下，在数字控制接口 508用作GPIO接口时，使能信号和模式信号可以基于通过额外逻辑或设备(未示出)接收的输入，该额外逻辑或设备从时钟/模式引脚606和数据/使能引脚608接收输入信号。类似地，在一些情形下，在数字控制接口 508用作串行接口时，使能信号和模式信号可以基于通过额外的逻辑和设备(未示出)接收的信号，该额外的逻辑或设备从串行接口核心602接收信号。在一些情形下，额外的逻辑或设备可以在向组合逻辑块612提供信号之前处理该信号。
[0107]如图7所示，组合逻辑块612包括多路复用器720和多路复用器722。多路复用器720可以向使能电平移位器616提供使能信号，且多路复用器722可以向模式电平移位器618提供模式信号。每个多路复用器可以由在到组合逻辑块612的重置输入710接收的重置信号来控制。如上所述，重置信号可以从上电重置610接收，并且在一些情形下，可以是从VIO引脚604接收的信号的反向版本。
[0108]如前所述，在一些实施例中，在到组合逻辑块612的重置输入710接收的重置信号是逻辑高或“ I”时，数字控制接口 508用作GPIO接口。在该情形下，多路复用器720输出在数据/使能输入708接收的信号，且多路复用器722输出在时钟/模式引脚706接收的信号。如小正方形所示，在一些情形下，可以从数据/使能引脚608和时钟/模式引脚606分别接收到数据/使能输入708和时钟/模式输入706的输入，而不用中间的逻辑或组件。在其他实施例中，在引脚706和608以及输入706和708之间可以分别存在额外的逻辑。
[0109]在一些实施例中，组合逻辑块612可以包括数据/使能输入708和多路复用器720之间AND门724，以及/或者时钟/模式引脚706和多路复用器722之间的AND门726。尽管一些实施例包括AND门，但是因为在选择数据/使能输入708和时钟/模式输入706时重置输入710是逻辑高，所以多路复用器的输出不会改变。在特定的实施例中，包含AND门，以降低或消除由于信号频率或者信号路径相互靠近而引起的数字噪声。在一些情形下，数据和时钟信号可以是高速数字信号，在一些实现中可以高达26MHz。在其他情形下，数字可以比26MHZ更快或更慢，并且可以取决于应用。AND门可被用于限制以信号速率来切换(toggle)的节点的数量，由此限制会降低与组合逻辑块612通信的一个或多个设备(例如功率放大器控制器506、功率放大器504等)的RF性能的时钟能量的数量。在一些情形下，AND门可以引入延迟，能够对一个或多个信号进行同步。在特定的实施例中，AND门是可选的。
[0110]尽管图7中的组合逻辑块612包括AND门，但是除了或者替代AND门724和726，组合逻辑块612还可能包含其他类型的逻辑。例如，组合逻辑块612可以包括分别在输入708和706之间以及多路复用器720和722之间的一个或多个AND门、NAND门、反相器、OR门、NOR门或XOR门。
[0111]在组合逻辑块612的重置输入710接收的重置信号是逻辑低或者“O”时，数字控制接口 508用作串行接口。在该情形下，多路复用器720输出在串行使能输入702上接收的信号，且多路复用器722输出在串行模式输入704上接收的信号。
[0112]尽管图7未示出与之前描述的额外逻辑，但是在一些实现中，组合逻辑块612可以包括额外的逻辑组件。例如，可以包含额外的门来减少噪声、延迟信号时序或存储之前的信号。
[0113]数字控制接口的第三示例
[0114]图8示出了根据本公开的方面的数字控制接口 800的实施例。在一些情形下，数字控制接口 800可以替换(图5所示的)无线装置500中的(图6所示的)数字控制接口508。在一些实现中，以上关于数字控制接口 108、数字控制接口 200和数字控制接口 508所述的一些或全部实施例可以应用于数字控制接口 800。为了简化讨论，下面未重复描述数字控制接口 508和数字控制接口 800之间共同的元件。
[0115]有利地，在特定的实施例中，数字控制接口 800在被配置为GPIO接口时可以支持三种模式。在一些情形下，通过使数字控制接口 800能在被配置为GPIO接口时支持三种模式，数字控制接口 800能够比使用单独的模式和使能引脚的信号控制接口支持更多的功率放大器模式。此外，在一些情形下，可以支持额外的模式，而不用增加额外的引脚输入也不用扩大数字控制接口的封装尺寸。在一些实现中，通过用提供第二模式输入的引脚来替换数字控制接口 508的数据/使能引脚508并通过调整组合逻辑块612将第四可用模式解释为非使能信号，可以实现这些优势。
[0116]如图8所示，数字控制接口 800可以包括时钟/模式O引脚802和数据/模式引脚804。引脚802和804分别可以与数字控制接口 508的引脚606和608类似地配置。但是，在数字控制接口 800被配置为GPIO接口时，时钟/模式引脚O引脚802可以向组合逻辑块808提供第一模式信号且时钟/模式I引脚804可以向组合逻辑块808提供第二模式信号。
[0117]GPIO接口 806可以包括两个模式电平移位器，即模式O电平移位器810和模式I电平移位器812。在使能电平移位器616输出的信号表不应使能功率放大器504时,两个模式电平移位器输出的信号可被功率放大器控制器506用于设置功率放大器504接收的信号的放大级别。在一些实施例中，功率放大器504被使能，而不管使能电平移位器616的输出。在一些这样的情形下，使能电平移位器616可被功率放大器控制506用于确定是否基于两个模式电平移位器810和812的输出来调整功率放大器504。
[0118]如下关于图9详细描述，提供给使能电平移位器616的信号可以基于从模式引脚802和804处接收的信号。此外，在一些情形下，串行接口核心602可以向组合逻辑块808提供三个信号连接，如图8所示。在其他情形下，串行接口核心602可以向组合逻辑块808提供更多或更少的信号线。在该情形下，可以使用一个或多个逻辑块并至少部分基于从组合逻辑块808接收输出信号的电平移位器的数量来组合或划分信号线。
[0119]组合逻辑块的第二示例
[0120]图9示出了根据本公开的方面的组合逻辑块808的实施例。在一些实施例中，组合逻辑块808可以包括以上关于组合逻辑块612所述的一些或全部实施例。[0121]与组合逻辑块612类似，组合逻辑块808包括确定使能和模式信号是基于从串行接口核心602接收的输入还是从时钟/模式O引脚802和数据模式I引脚804接收的输入的逻辑。在一些情形下，在数字控制接口 800用作GPIO接口时，使能信号与模式O和模式I信号可以是基于通过额外的逻辑或设备(未示出)接收的输入，该额外的逻辑或设备从时钟/模式O引脚802和数据/模式I引脚804接收输入信号。类似地，在一些情形下，在数字控制接口 800用作串行接口时，使能信号与模式O和模式I信号可以基于通过额外的逻辑或设备(未示出)接收的输入，该额外的逻辑或设备从串行接口核心602接收信号。在一些情形下，额外的逻辑或设备可以在将信号提供给组合逻辑块808之前处理该信号。
[0122]如图9所示，组合逻辑块808包括三个多路复用器。多路复用器920可以向使能电平移位器616提供使能信号。在数字控制接口 800被配置为串行接口时，多路复用器920输出通过串行使能输入906从串行接口核心602接收的使能信号。在数字控制接口 800被配置为GPIO接口时，多路复用器920输出作为基于从时钟/模式O输入902和数据/模式I输入904接收的信号的逻辑OR的使能信号。可以通过图9所示的OR门930来获取该逻辑0R。但是，其他逻辑等同是可能的，例如通过使用NOR门和反相器。
[0123]多路复用器922可以向模式O电平移位器810提供第一模式信号或模式O信号。类似地，多路复用器924可以向模式I电平移位器812提供第二模式信号或模式I信号。在数字控制接口 800被配置为串行接口时，多路复用器922输出通过串行模式O输入908从串行接口核心602接收的模式O信号。类似地，在数字控制接口 800被配置为串行接口时，多路复用器924输出通过串行模式I输入910从串行接口核心602接收的模式I信号。
[0124]在数字控制接口 800被配置为GPIO接口时，多路复用器922输出在时钟/模式O输入902处接收的信号以及在重置输入912处接收的重置信号的逻辑AND。类似地，在数字控制接口 800被配置为GPIO接口时，多路复用器924输出在数据/模式I引脚904处接收的信号以及在重置输入912处接收的重置信号的逻辑AND。可以通过AND门926和928来获得逻辑AND。但是，其他逻辑等价物是可能的，例如通过使用NAND门和反相器。如前关于图7所述，使用AND门926和928可以减少或消除数字噪声。
[0125]可以通过从重置输入912接收的重置信号来控制每个多路复用器。换句话说，被提供给多路复用器的选择信号可以是重置信号。如上所述，重置信号可以从上电重置610接收，并且在一些情形下可以是从VIO引脚604接收的信号的反向版本。在重置信号是逻辑“ I ”时，数字控制接口 800被配置为GPIO接口，并且多路复用器输出如上所述用于GPIO接口模式的信号。在重置信号是逻辑“O”时，数字控制接口 800被配置为串行接口，并且多路复用器输出如上所述用于串行接口模式的GPIO信号。
[0126]如上所述，通过使用模式O引脚802和模式I引脚804的值来确定是否替代输出使能信号或者将单独的引脚专用于使能控制信号，数字控制接口 800使用组合逻辑808可以向功率放大器控制器506和/或功率放大器504提供三种不同的模式。在选择三种配置模式中的一种时，组合逻辑块808被配置为输出使能信号。在选择第四模式时，组合逻辑块808被配置为输出非使能信号。表I示出了在数字控制接口 800被配置为GPIO接口时基于模式引脚的值从组合逻辑块808到电平移位器的输出的一个非限制的例子。表I中的模式设置与基于分别到模式O和模式I电平移位器810和812的模式O和模式I信号的输出的功率放大器控制器506的设置相对应。[0127]表1
[0128]
【权利要求】
1.一种数字控制接口，包括: 电压输入/输出(VIO)引脚，被配置为接收VIO信号； 前端核心，被配置为提供串行接口，在Vio信号满足第一逻辑电平时该前端核心处于活动状态，而在Vio信号满足第二逻辑电平时处于非活动状态，所述数字控制接口被配置为在前端核心被设置为非活动状态时提供通用目的输入/输出(GPio)接口 ； 组合逻辑块，被配置为向使能电平移位器提供使能信号并向模式电平移位器提供模式信号; 时钟/模式引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供时钟信号并在前端核心被设置为非活动状态时向组合逻辑块提供模式信号； 数据/使能引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供数据信号并在前端核心被配置为非活动状态时向组合逻辑块提供使能信号； 上电重置块，被配置为基于VIO信号来选择分别向使能电平移位器和模式电平移位器提供的使能信号和模式信号的源。
2.如权利要求1所述的数字控制接口，其中，所述数据/使能引脚还被配置为在前端核心被设置为活动状态时向前端核心提供地址信号，该地址信号与前端核心的寄存器关联。
3.如权利要求1所述的数字控制接口，还包括多个寄存器电平移位器，该多个寄存器电平移位器中的每个寄 存器电平移位器被配置为从前端核心接收寄存器信号并输出寄存器信号，由此使得功率放大器能够基于该寄存器信号来配置，该寄存器信号与和前端核心关联的多个寄存器的一个中所存储的值关联。
4.如权利要求3所述的数字控制接口，其中，所述至少一个寄存器电平移位器还被配置为在重置状态下接收默认信号。
5.如权利要求4所述的数字控制接口，其中，所述上电重置块还被配置为将至少一个寄存器电平移位器置于重置状态。
6.如权利要求1所述的数字控制接口，其中，所述前端核心包括射频前端(RFFE)核心。
7.如权利要求1所述的数字控制接口，还包括: 在数据/使能引脚和前端核心的输出端口之间连接的第一缓冲器，该第一缓冲器被配置为能从前端核心读取数据；以及 在数据/使能引脚和前端核心的输入端口之间连接的第二缓冲器，该第二缓冲器被配置为能向前端核心提供数据。
8.如权利要求7所述的数字控制接口，其中，所述第一缓冲器和第二缓冲器是三态缓冲器。
9.如权利要求7所述的数字控制接口，其中，在第一缓冲器和数据/使能引脚之间的连接以及第二缓冲器和数据/使能引脚之间的连接是共享的路径，并且该第一缓冲器和第二缓冲器还被配置为阻止数据流同时经过第一缓冲器和第二缓冲器。
10.如权利要求1所述的数字控制接口，其中，所述上电重置块还被配置为向前端核心提供延迟的重置信号。
11.一种在包括前端核心和组合逻辑块的数字控制接口中提供多种控制接口的方法，该方法包括: 在数字控制接口的Vio输入接收VIO信号；确定该VIO信号是否是逻辑高； 响应于确定Vio信号是逻辑高，通过从时钟输入到前端核心提供时钟信号、从数据输入到前端核心提供数据信号、并在组合逻辑块处选择分别输出到使能电平移位器和模式电平移位器的第一使能信号和第一模式信号，而将数字控制接口配置作为串行接口，该第一使能信号和第一模式信号由前端核心提供；以及 响应于确定Vio信号是逻辑低，通过从使能输入到组合逻辑块提供第二使能信号、从模式输入到组合逻辑块提供第二模式信号、并在组合逻辑块处选择输出到使能电平移位器和模式电平移位器的第二使能信号和第二模式信号，而将数字控制接口配置作为通用目的输入/输出(GPIO)接口。
12.如权利要求11所述的方法，还包括响应于确定VIO信号是逻辑高而将前端核心从重置状态重新配置为活动状态。
13.如权利要求12所述的方法，其中，将前端核心从重置状态重新配置为活动状态包括将前端核心的一组内部寄存器设置为默认值。
14.如权利要求13所述的方法，其中，来自该组内部寄存器中的至少一个寄存器被配置为与来自该组内部寄存器的至少另一寄存器不同的默认值。
15.如权利要求11所述的方法，还包括向功率放大器控制器提供使能电平移位器的输出和模式电平移位器的输出，由此使得功率放大器控制器能基于使能电平移位器的输出和模式电平移位器的输出来配置功率放大器。
16.如权利要求11所述的方法，还包括响应于确定VIO信号是逻辑低而将前端核心置于重置模式。
17.如权利要求16所述的方法，其中，将前端核心置于重置模式包括在该组寄存器电平移位器处维持默认值。
18.—种功率放大器模块,包括: 数字控制接口； 被配置为向该数字控制接口提供VIO信号的模式选择器，该VIO信号被配置为设置数字控制接口的模式； 该数字控制接口包括:电压输入/输出(VIO)引脚，被配置为接收VIO信号；前端核心，被配置为提供串行接口，在Vio信号满足第一逻辑电平时该前端核心处于活动状态，而在VIO信号满足第二逻辑电平时处于非活动状态，所述数字控制接口被配置为在前端核心被设置为非活动状态时提供通用目的输入/输出(GPIO)接口 ；组合逻辑块，被配置为向使能电平移位器提供使能信号并向模式电平移位器提供模式信号；时钟/模式引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供时钟信号并在前端核心被设置为非活动状态时向组合逻辑块提供模式信号；数据/使能引脚，被配置为在前端核心被设置为活动状态时向该前端核心提供数据信号并在前端核心被配置为非活动状态时向组合逻辑块提供使能信号；以及上电重置块，被配置为基于VIO信号来选择分别向使能电平移位器和模式电平移位器提供的使能信号和模式信号的源； 功率放大器；以及 功率放大器控制器，其被配置为从使能电平移位器接收使能信号并从模式电平移位器提供模式信号，并基于模式信号向功率放大器提供控制信号，该控制信号指定了功率放大器的操作模式。
19.如权利要求18所述的功率放大器模块，其中，所述数据/使能引脚还被配置为在前端核心被设置为活动状态时向前端核心提供地址信号，该地址信号与前端核心的寄存器关联。
20.如权利要求18所述的功率放大器模块，其中，所述数字控制接口还包括多个寄存器电平移位器，该多个寄存器电平移位器中的每个寄存器电平移位器被配置为从前端核心接收寄存器信号并输出寄存器信号由此使得功率放大器能够基于该寄存器信号配置，该寄存器信号与和前端核心关联的多个寄存器的一个中所存储的值关联。
21.如权利要求20所述的功率放大器模块，其中，至少一个寄存器电平移位器还被配置为在重置状态下接收默认信号。
22.如权利要求21所述的功率放大器模块，其中，所述上电重置块还被配置为将至少一个寄存器电平移位器置于重置状态。
23.如权利要求18所述的功率放大器模块，其中，所述前端核心包括射频前端(RFFE)核心。
24.如权利要求18所述的功率放大器模块，其中，所述数字控制接口还包括: 在数据/使能引脚和 前端核心的输出端口之间连接的第一缓冲器，该第一缓冲器被配置为使能从前端核心读取数据；以及 在数据/使能引脚和前端核心的输入端口之间连接的第二缓冲器，该第二缓冲器被配置为使能向前端核心提供数据。
25.如权利要求24所述的功率放大器模块，其中，所述第一缓冲器和第二缓冲器是三态缓冲器。
26.如权利要求24所述的功率放大器模块，其中，在第一缓冲器和数据/使能引脚之间的连接以及第二缓冲器和数据/使能引脚之间的连接是共享的路径，并且该第一缓冲器和第二缓冲器还被配置为阻止数据流同时经过第一缓冲器和第二缓冲器。
27.如权利要求18所述的功率放大器模块，其中，所述上电重置块还被配置为向前端核心提供延迟的重置信号。
28.一种无线装置，包括如权利要求18所述的功率放大器模块、被配置为向功率放大器模块供电的电源、以及被配置为向功率放大器模块的模式选择器提供控制信号的收发器。
29.一种数字控制接口，包括: 电压输入/输出(VIO)引脚，被配置为接收VIO信号； 通用目的输入/输出(GPIO)接口模块，该GPIO接口模块包括使能电平移位器、第一模式电平移位器、第二模式电平移位器和组合逻辑块，该组合逻辑块被配置为向使能电平移位器提供使能信号以输出到功率放大器控制器，该组合逻辑块还被配置为向第一模式电平移位器提供第一模式信号以输出到功率放大器控制器，并向第二模式电平移位器提供第二模式信号以输出到功率放大器控制器。 串行接口模块，该串行接口模块包括串行接口核心和重置逻辑块，该串行接口核心被配置为在VIO信号对应于第一逻辑电平时提供串行接口，并且该重置逻辑块被配置为在VIO信号对应于第二逻辑电平时将串行接口核心置于重置模式，并且所述GPIO接口模块被配置为在VIO信号对应于第二逻辑电平时提供GPIO接口。
30.如权利要求29所述的数字控制接口，还包括: 时钟/模式引脚，其被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第一信号; 数据/模式引脚，其被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第二信号。
31.如权利要求30所述的数字控制接口，其中，在所述第一信号和第二信号中的一个或多个对应于第一逻辑电平并且VIO信号对应于第二逻辑电平时，所述使能信号对应于使能逻辑值。
32.如权利要求30所述的数字控制接口，其中，当所述VIO信号对应于第二逻辑电平时，所述第一模式信号对应于第一信号并且第二模式信号对应于第二信号。
33.如权利要求29所述的数字控制接口，其中，所述功率放大器控制器被配置为至少部分基于第一模式信号和第二模式信号来控制功率放大器。
34.一种数字控制接口，包括: 电压输入/输出(VIO)引脚，被配置为接收VIO信号，该VIO信号对应于第一逻辑电平和第二逻辑电平中的一个； 时钟/模式引脚，被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第一信号; 数据/模式引脚，被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第二信号; 通用目的输入/输出(GPIP)接口模块，该GPIO模块包括使能电平移位器、第一模式电平移位器、第二模式电平移位器和组合逻辑块，该组合逻辑块被配置为向使能电平移位器提供使能信号以输出到功率放大器控制器，该组合逻辑块还被配置为向第一模式电平移位器提供第一模式信号以输出到功率放大器控制器，并向第二模式电平移位器提供第二模式信号以输出到功率放大器控制器，在第一和第二信号中的一个或多个对应于第一逻辑电平并且VIO信号对应于第二逻辑电平时，该使能信号对应于使能，在VIO信号对应于第二逻辑电平时，该第一模式信号对应于第一信号并且第二模式信号对应于第二信号，并且所述功率放大控制器被配置为至少部分基于第一模式信号和第二模式信号来控制功率放大器；以及 串行接口模块，该串行接口模块包括串行接口核心和重置逻辑块，该串行接口核心被配置为在VIO信号对应于第一逻辑电平时提供串行接口，该重置逻辑块被配置为在Vio信号对应于第二逻辑电平时将串行接口核心置于重置模式。
35.如权利要求34所述的数字控制接口，其中，在第一信号和第二信号每个对应于第二逻辑电平并且VIO信号对应于第二逻辑电平时，所述使能信号对应于非使能逻辑值。
36.如权利要求34所述的数字控制接口，其中，在所述VIO信号对应于第一逻辑值时，所述使能信号对应于从串行接口核心接收的串行使能值。
37.如权利要求34所述的数字控制接口，其中，在所述VIO信号对应于第一逻辑值时所述第一模式信号对应于从串行接口核心接收的第一串行模式信号，并且在VIO信号对应于第一逻辑值时所述第二模式信号对应于从串行接口核心接收的第二串行模式信号。
38.如权利要求34所述的数字控制接口，其中，所述数据/模式引脚还被配置为在VIO信号对应于第一逻辑电平时向串行接口核心提供地址信号，该地址信号与串行接口核心的寄存器关联，并且所述时钟/模式引脚还被配置为在VIO信号对应于第一逻辑电平时向串行接口核心提供时钟信号。
39.如权利要求34所述的数字控制接口，还包括多个寄存器电平移位器，该多个寄存器电平移位器中的每个寄存器电平移位器被配置为从串行接口核心接收寄存器信号并向功率放大器控制器输出该寄存器信号，由此使得功率放大器控制器能够基于该寄存器信号配置功率放大器，该寄存器信号与和串行接口核心关联的多个寄存器的一个中所存储的值关联。
40.如权利要求34所述的数字控制接口，其中，所述串行接口模块还包括第一缓冲器和第二缓冲器，在缓冲器控制信号被设置为第一值时，该第一缓冲器被配置为能从串行接口核心读取数据并且该第二缓冲器被配置为阻止向串行接口核心写入数据，并且在缓冲器控制信号被配置为第二值时，该第一缓冲器被配置为阻止从串行接口核心读取数据并且该第二缓冲器被配置为能向串行接口核心写入数据。
41.如权利要求40所述的数字控制接口，其中，所述缓冲器控制信号由串行接口核心生成。
42.一种在包括GPIO接口模块和包含串行接口核心的串行接口模块的数字控制接口中提供多种控制接口的方法，该方法包括: 在数字控制接口的VIO输入处接收VIO信号； 确定该VIO信号是否对应于逻辑高值； 响应于确定VIO信号对应于逻辑高值，通过从时钟输入到串行接口核心提供时钟信号、从输入输入到串行接口核心提供数据信号、并在组合逻辑块处选择输出到使能电平移位器的第一使能信号、输出到第一模式电平移位器的第一模式信号以及输出到第二模式电平移位器的第二模式信号，将数字控制接口配置作为串行接口，该第一使能信号、第一模式信号和第二模式信号是从串行接口核心接收的；以及 响应于确定VIO信号对应于逻辑低值，通过向组合逻辑块提供第一输入信号和第二输入信号、并在组合逻辑块处选择输出到使能电平移位器的第二使能信号、输出到第一模式电平移位器的第三模式信号以及输出到第二模式电平移位器的第四模式信号，将数字控制接口配置作为通用目的输入/输出(GPIO)接口，该第二使能信号基于第一输入信号和第二输入信号的逻辑操作，该第三模式信号至少部分基于第一输入信号，并且该第四模式信号至少部分基于第二输入信号。
43.如权利要求42所述的方法，还包括响应于确定所述VIO信号对应于逻辑高值而将串行接口核心从重置状态重新配置为活动状态。
44.如权利要求43所述的方法，其中，将串行接口核心从重置状态重新配置为活动状态包括将串行接口核心的一组内部寄存器配置为默认值。
45.如权利要求42所述的方法，还包括向功率放大器控制器提供使能电平移位器的输出、第一模式电平移位器的输出和第二模式电平移位器的输出，由此使得功率放大器控制器能在使能电平移位器的输出对应于使能值时基于第一模式电平移位器的输出和第二模式电平移位器的输出来配置功率放大器。
46.如权利要求42所述的方法，还包括响应于确定所述VIO信号对应于逻辑低值而将串行接口核心置于重置模式。
47.如权利要求46所述的方法，其中，将串行接口核心置于重置模式包括将一组默认值载入到串行接口核心的一组寄存器中。
48.—种功率放大器模块,包括: 数字控制接口； 功率放大器； 功率放大器控制器； 模式选择器，被配置为向数字控制接口提供VIO信号，该VIO信号被配置为设置数字控制接口的模式，该VIO信号对应于第一逻辑电平和第二逻辑电平中的一个； 该数字控制接口包括:电压输入/输出(VIO)引脚，被配置为接收VIO信号；时钟/模式引脚，被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第一信号；数据/模式引脚，被配置为接收与第一逻辑电平和第二逻辑电平中的一个对应的第二信号；通用目的输入/输出(GPio)接口模块，该GPIO接口模块包括使能电平移位器、第一模式电平移位器、第二模式电平移位器和组合逻辑块，该组合逻辑块被配置为向使能电平移位器提供使能信号以输出到功率放大器控制器，该组合逻辑块还被配置为向第一模式电平移位器提供第一模式信号以输出到功率放大器控制器并向第二模式电平移位器提供第二模式信号以输出到功率放大器控制器，当第一信号和第二信号中的一个或多个对应于第一逻辑电平并且VIO信号对应于第二逻辑电平时，该使能信号对应于使能逻辑值，当VIO信号对应于第二逻辑电平时，该第一模式信号对应于第一信号且第二模式信号对应于第二信号；以及串行接口模块，该串行接口模块包括串行接口核心和重置逻辑块，该串行接口核心被配置为在VIO信号对应于第一逻辑电平时提供串行接口，该重置逻辑块被配置为在Vio信号对应于第二逻辑电平时将串行接口核心置于重置模式；以及 功率放大器控制器，其被配置为从使能电平移位器接收使能信号，从第一模式电平移位器接收第一模式信号，并从第二模式电平移位器接收第二模式信号，并且至少部分基于第一模式信号和第二模式信号通过向功率放大器提供控制信号来控制功率放大器，该控制信号指定了功率放大器的操作模式。
49.如权利要求48所述的功率放大器,其中，在第一信号和第二信号中的每个对应于第二逻辑电平并且VIO信号对应于第二逻辑电平时，所述使能信号对应于非使能的逻辑值。
50.如权利要求48所述的功率放大器模块,其中,在VIO信号对应于第一逻辑值时,所述使能信号对应于从串行接口核心接收的串行使能值。
51.如权利要求48所述的功率放大器模块,其中,在VIO信号对应于第一逻辑值时,所述第一模式信号对应于从串行接口核心接收的第一串行模式信号，并且在VIO信号对应于第一逻辑值时，所述第二模式信号对应于从串行接口核心接收的第二串行模式信号。
52.如权利要求48所述的功率放大器模块，其中，所述数据/模式引脚还被配置为在VIO信号对应于第一逻辑电平时向串行接口核心提供地址信号，该地址信号与串行接口核心的寄存器关联，并且所述时钟/模式引脚还被配置为在VIO信号对应于第一逻辑电平时向串行接口核心提供时钟信号。
53.如权利要求48所述的功率放大器模块，其中，所述数字控制接口还包括多个寄存器电平移位器，该多个寄存器电平移位器中的每个寄存器电平移位器被配置为从串行接口核心接收寄存器信号并将寄存器信号输出到功率放大器控制器由此使得功率放大器控制器能基于该寄存器信号来配置功率放大器，该寄存器信号与和串行接口核心关联的多个寄存器的一个中所存储的值关联。
54.如权利要求48所述的功率放大器模块，其中，所述串行接口模块还包括第一缓冲器和第二缓冲器，在缓冲器控制信号被设置为第一值时，该第一缓冲器被配置为使能从串行接口核心读取数据并且该第二缓冲器被配置为阻止向串行接口核心写入数据，并且在缓冲器控制信号被设置为第二值时，该第一缓冲器被配置为阻止从串行接口核心读取数据并且该第二缓冲器被配置为使能向串行接口核心写入数据。
55.如权利要 求54所述的功率放大器模块，其中，所述缓冲器控制信号由串行接口核心生成。
56.一种无线装置，包括如权利要求48所述的功率放大器模块、被配置为向功率放大器模块供电的电源、以及被配置为向功率放大器模块的模式选择器提供控制信号的收发器。
【文档编号】H03F1/30GK104012000SQ201280063914
【公开日】2014年8月27日 申请日期:2012年10月23日 优先权日:2011年10月24日
【发明者】D.S.里普利 申请人:天工方案公司