一种分段电容阵列型逐次逼近模数转换器校准结构及方法
【专利摘要】本发明公开了一种分段电容阵列型逐次逼近模数转换器校准结构,包括主DAC、比较器和数字逻辑控制器，主DAC采用分段式电容阵列结构，其中，自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别设有桥接电容，次高段电容端与地之间设有可变电容；通过比较器判断电容阵列的输出电压V与0之差，并将可变电容的电容值置于满足采用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值，即校准临界点，以达到校准目的。本发明校准方法是由数字逻辑控制器的工作时序实现，可以消除由于生产工艺偏差及非理想寄生效应带来的桥接电容失配，进而消除桥接电容失配造成的模数转换器非线性误差，提高其转换精度。
【专利说明】一种分段电容阵列型逐次逼近模数转换器校准结构及方法
【技术领域】
[0001] 本发明属于模拟数字混合信号集成电路设计领域，特别涉及一种分段式电容阵列 逐次逼近模数转换器的校准方法。
【背景技术】
[0002] 随着信息产业的快速发展，模数转换器（ADC)广泛应用在高速通信系统等数模混 合系统之中。相对于以Σ -Λ型及闪速型（FLASH)ADC为典型代表的高精度和高速模数转 换器，逐次逼近型（SAR)ADC因具有低功耗、中等精度和中等转换速率的综合优势，应用场 合十分广泛。
[0003] 图1所示为逐次逼近型ADC系统框图，主要部件为：主数模转换器（DAC)，比较器 及时序控制部分。其简明工作原理为：先将输入信号与0.5VREF(基准电压）作比较，视其 比较结果将输入信号再次与0. 25VREF或0. 75VREF作比较，以此类推采用二分算法逐次比 较，直至ADC设计精度。
[0004] 在电荷分配型SAR-ADC中，电容阵列主DAC是转换器达到转换精度的关键部件。图 2显示了一种典型的分段式电容阵列结构。分段式电容阵列又包括但不限于两段式，三段式 等不同阵列形式。图2中显示的为典型的两段式结构，其主要组成为Μ位高段电容、N位低 段电容及桥接电容。桥接电容的使用使得此结构大大减少了同等精度下所需电容阵列电容 个数，节省了芯片版图面积，降低了电路成本。
[0005] 而正是由于使用了此结构，相对于高段及低段电容，桥接电容的工艺生产精度对 ADC整体转换精度有着更为重要的影响。由于电容存在工艺偏差及寄生电容影响，桥接电容 (CB)的失配会使ADC整体输出产生周期性的非线性误差，降低转换器精度。
【发明内容】
[0006] 针对上述现有技术，本发明提供一种应用于分段式电容阵列型逐次逼近模数转换 器非线性误差的校准方法，本方法可以消除由于生产工艺偏差及非理想寄生效应带来的桥 接电容失配，进而消除桥接电容失配造成的模数转换器非线性误差，提高其转换精度。
【权利要求】
1. 一种分段电容阵列型逐次逼近模数转换器校准结构，其特征在于， 包括主DAC、比较器和数字逻辑控制器，所述主DAC采用分段式电容阵列结构，所述分 段式电容阵列结构中：自最高段电容阵列至低段电容阵列、相邻两段电容阵列之间均分别 设有桥接电容，次高段电容阵列与桥接电容相接端与地之间设有可变电容； 所述可变电容由若干个并联的电容单元所组成的电容阵列组成，每个电容单元包括多 个相互连接的电容与开关，其中，每个电容均有与地相连的控制开关； 设：主DAC的输出电压为：
(1) 公式⑴中， V是主DAC的输出电压，单位V ; Vin为模数转换器输入信号电压，单位V ; 为模数转换器输入基准电压，单位V ; Cv为可变电容的电容值，单位C ; CB'为优化的桥接电容的电容值，单位C ; Q为最高段电容阵列中与基准电压相接的等效电容值，单位C ; c2为最高段电容阵列中与地相接的等效电容值，单位C ; C3为除最高段电容阵列外的其余段电容阵列中与基准电压相接的等效电容值，单位 C ； c4为除最高段电容阵列外的其余段电容阵列中与地相接的等效电容值，单位C ; 通过比较器判断电容阵列的输出电压V与0之差，并将可变电容的电容值置于满足采 用校准的分段式电容阵列结构之前的电容阵列二分算法的电容值，即，除高段外其余段电 容阵列的等效电容及所有桥接电容的等效电容之和与最高段电容阵列的最低位电容值相 等； 选定可变电容的量程后，根据可变电容的量程、分段式电容阵列结构和工艺要求确定 优化的桥接电容的电容值为Ce' = k . CB，其中，CB为未采用校准结构的初始桥接电容的电 容值，单位C ;且有：
(2) 公式（2)中，k为无量纲系数，CVMAX为可变电容电容满量程容值，单位C。
2. -种分段电容阵列型逐次逼近模数转换器校准方法，其特征在于，采用如权利要求 1所述分段电容阵列型逐次逼近模数转换器校准结构，并由数字逻辑控制器的工作时序实 现，具体包括： 校准状态〇 :先将可变电容的电容值置为最小值，然后，进入状态1 ; 校准状态1 :依次将：除最高段外其余段电容阵列的电容下极板置GND，最高段电容阵 列的电容下极板开关置基准电压VMf，主DAC输出端置共模电平VCM ;然后，进入状态2 ; 校准状态2 :依次将：将主DAC输出与DAC输出端置共模电平VCM断开，除最高段外其 余段电容阵列的电容下极板置基准电压VMf，将最高段电容阵列的最低位置为地GND，将最 高段电容阵列中，除最低位之外的其余位均置为基准电压;然后，进入状态3 ; 校准状态3 :若比较器输出为高电位，则将可变电容以可变的最高精度增加一位，并返 回状态1 ;若比较器输出为低电位，则数字逻辑控制器记录此时的可变电容的电容值，并结 束校准；并在后续的模数转换器正常工作状态时，保持该可变电容的电容值不变。
【文档编号】H03M1/10GK104124967SQ201410328269
【公开日】2014年10月29日 申请日期:2014年7月10日 优先权日:2014年7月10日
【发明者】赵毅强, 张赟, 戴鹏, 胡凯, 何家骥 申请人:天津大学