本发明涉及电子
技术领域：
：，更特别地，涉及一种相移控制方法及装置。
背景技术：
：：现有技术中，传统的相位插值器(phaseinterpolator)可以用于执行(perform)相位插值(phaseinterpolation)以产生插值信号(interpolationsignal)，其中，该插值信号的最终相位(resultantphase)位于两个已知相位之间。然而，现有技术可能会存在一些问题。例如，由于传统的相位插值器的操作受电阻电容转换速率(RCslewrate)的特有限制，因此，传统的相位插值器不能用于宽频率范围内的操作(operate)以及传统的相位插值器可能会遭受线性退化，例如，差分非线性(DifferentialNonlinearity，DNL)和积分非线性(IntegralNonlinearity，INL)。上面所提及的宽频率范围的举例可以包括但不限于，一些高清晰度多媒体接口(HighDefinitionMultimediaInterface，HDMI)应用中所使用的270MHz-6GHz的频率范围、一些高速外围组件互连(PeripheralComponentInterconnectExpress，PCIExpress、PCIE或PCIe)应用中所使用的2.5GHz-16GHz的频率范围、一些串行高级技术附件(SerialAdvancedTechnologyAttachment，ATA或SATA)应用中所使用的1.5GHz-6GHz的频率范围以及一些以太网应用中所使用的1.25GHz-25GHz的频率范围。因此，有需要提供一种在宽频率范围内(如上面所提及的宽频率范围)保证相移控制能力而不引入任何副作用的新方法。技术实现要素：有鉴于此，本发明的目的之一在于提供一种相移控制方法及相移控制装置，以解决上述问题。本发明提供一种相移控制方法，包括：获得第一组时钟信号；其中，所述第一组时钟信号与第一组相位相对应，所述第一组相位中的任意两个相位彼此不相同；根据第一组数字权重控制信号，将所述第一组时钟信号选择性地混入振荡器中，以控制所述振荡器的输出信号的相位偏移；其中，所述相位偏移与所述第一组数字权重控制信号相对应，所述第一组数字权重控制信号携带第一组数字权重，以用于选择性地混合所述第一组时钟信号。本发明还提供一种相移控制装置，该相移控制装置构成电子设备的至少一部分，包括：振荡器，用于产生输出信号；至少一个混合电路，电气连接至所述振荡器，其中，所述至少一个混合电路包括：第一组时钟接收端，用于接收第一组时钟信号，其中，所述第一组时钟信号与第一组相位相对应，所述第一组相位中的任意两个相位彼此不相同；所述至少一个混合电路根据第一组数字权重控制信号，将所述第一组时钟信号选择性地混入振荡器中，以控制所述振荡器的输出信号的相位偏移；所述相位偏移与所述第一组数字权重控制信号相对应，所述第一组数字权重控制信号携带第一组数字权重，以用于选择性地混合所述第一组时钟信号。上述相移控制方法和相移控制装置根据第一组数字权重控制信号将第一组时钟信号选择性地混入振荡器中，以控制振荡器的输出信号的相位偏移。本发明可以实现对振荡器的输出信号进行相位偏移的控制。附图说明图1是本发明实施例提供的一种相移控制装置100的示意图；图2是本发明实施例提供的一种相移控制方法200的流程示意图；图3是图2提供的一种电流模式控制方案的示意图；图4是图2提供的一种电压模式控制方案的示意图；图5是图2提供的一种前景校准控制方案的示意图；图6是图2提供的一种后景跟踪控制方案的示意图；图7是图2提供的一种单端控制方案的示意图；图8是图2提供的一种差分控制方案的示意图；图9是图2提供的一种单端控制方案的另一示意图；图10是图2提供一种差分控制方案的另一示意图。具体实施方式以下描述为本发明实施的较佳实施例。以下实施例仅用来例举阐释本发明的技术特征，并非用来限制本发明的范畴。在通篇说明书及以下权利要求书当中使用了某些词汇来指称特定的元件。所属领域技术人员应可理解，制造商可能会用不同的名词来称呼同样的元件。本说明书及权利要求书并不以名称的差异来作为区别元件的方式，而是以元件在功能上的差异来作为区别的基准。本发明中使用的术语“元件”、“系统”和“装置”可以是与计算机相关的实体，其中，该计算机可以是硬件、软件、或硬件和软件的结合。在以下描述和权利要求书当中所提及的术语“包含”和“包括”为开放式用语，故应解释成“包含，但不限定于…”的意思。此外，术语“耦接”意指间接或直接的电气连接。因此，若文中描述一个装置耦接于另一装置，则代表该装置可直接电气连接于该另一装置，或者透过其它装置或连接手段间接地电气连接至该另一装置。其中，除非另有指示，各附图的不同附图中对应的数字和符号通常涉及相应的部分。所绘制的附图清楚地说明了实施例的相关部分且并不一定是按比例绘制。请参照图1，图1是本发明实施例提供的一种相移控制装置100的示意图，该相移控制装置用于在电子设备中执行相移控制，其中，装置100可以包括电子设备(electronicdevice)的至少一个部分(如一部分或全部)。例如，装置100可以包括上面所提及的电子设备的一部分，更特别地，可以是至少一个硬件电路，如电子设备及相关装置中的至少一个集成电路(integratedcircuit，IC)。再例如，装置100可以是上面所提及的电子设备的全部。再例如，装置100可以包括上面所提及的电子设备所组成的系统(如包括电子设备的音/视频系统)。 电子设备的举例可以包括但不限于，移动手机(如多功能移动手机)、个人数字助理(personaldigitalassistant，PDA)以及个人计算机(如笔记本电脑)。如图1所示，装置100可以包括振荡器110，且进一步包括至少一个混合电路(mixingcircuit，如一个或多个混合电路)，其中，可以将所述至少一个混合电路统称为混合电路120，上述至少一个混合电路(如一个或多个混合电路)，诸如混合电路120，与振荡器110电气连接。振荡器110用于产生至少一个输出信号(如一个或多个输出信号)，如一个输出信号S_OUT。在一种示例中，输出信号S_OUT可以表示差分放大器(differentialamplifier)的一组差分输出信号S_OUT+和S_OUT-中的差分输出信号(如差分输出信号S_OUT+和S_OUT-中的其中一个或多个)，其中，该差分放大器位于振荡器110内。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在另一示例中，输出信号S_OUT可以表示位于振荡器110内的单端放大器(single-endamplifier)的单端放大器输出信号。为了覆盖上述两种举例(如差分架构或单端架构)中的任意情形，图1所示的装置100可以使用输出信号集{S_OUT}来进行说明，其中，该输出信号集可以表示位于振荡器100内的上述差分放大器的一组差分输出信号S_OUT+和S_OUT-中的差分输出信号；或者，表示位于振荡器110内的上述单端放大器的单端放大器输出信号。因此，图1所示的输出信号集{S_OUT}中输出信号的数量可以大于或等于1，具体数量取决于图1所示的装置100采用了两种示例中的哪一种示例(如差分架构或单端架构)。值得说明的是，无论输出信号S_OUT是表示位于振荡器110内的差分放大器的一组差分输出信号S_OUT+和S_OUT-中的差分输出信号还是表示位于振荡器110内的单端放大器的单端放大器输出信号，图1所示的装置100的操作(operation)均不会受到阻碍(hinder)。此外，上述至少一个混合电路如混合电路120包括一组时钟接收端，该组时钟接收端用于获得一组时钟信号{CK(1),CK(2),…,CK(P)}，该组时钟信号对应于一组相位(asetofphases)，其中，符号“P”表示大于1的正整数。为方 便描述，以下实施例中将上面所提及的“一组时钟信号{CK(1),CK(2),…,CK(P)}(asetofclocksignals)”称为“第一组时钟信号”，将与所述第一组时钟信号对应的“一组相位(asetofphases)”称为“第一组相位”；将上面所提及的“用于获得一组时钟信号{CK(1),CK(2),…,CK(P)}的一组时钟接收端(asetofclockreceivingterminals)”称为“第一组时钟接收端”。值得说明的是，术语“第一”或“第一组”仅用于描述目的，并不表示其它特殊意义。典型地，上面所提及的第一组相位中的任意两个相位可以彼此不相同。此外，上述至少一个混合电路如混合电路120用于对振荡器110的输出信号S_OUT执行相移控制。例如，上述至少一个混合电路如混合电路120根据一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110，从而，可以控制振荡器110的输出信号S_OUT的相位偏移，其中，符号“M”可以表示大于1的正整数。为方便描述，以下实施例中将上面所提及的“一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}(asetofdigitalweightingcontrolsignals)”称为“第一组数字加权控制信号”，值得说明的是，术语“第一”或“第一组”仅用于描述目的，并不表示其它特殊意义。由于采用了图1所示架构中的上述至少一个混合电路如混合电路120，因此，振荡器110的输出信号S_OUT的相位偏移与第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}对应。根据本实施例，振荡器110可以包括多个阶段110-1，110-2，…，110-N(为简洁起见，图1中分别标注为“S”)，其中，符号“N”表示大于1的正整数。更特别地，第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}可以携带(carry)一组数字权重(digitalweightings)，以选择性地混合第一组时钟信号{CK(1),CK(2),…,CK(P)}。为方便描述，将上面所提及的“第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}携带的一组数字权重(asetofdigitalweightings)”称为“第一组数字权重”，值得说明的是，术语“第一”或“第一组”仅用于描述目的，并不表示其它特殊意义。此外，上述至少一个混合电 路如混合电路120根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入特定阶段110-n中(为方便描述，以下实施例中可以将“特定阶段110-n(aspecificstage110-n)”称为“第一特定阶段”)，从而，可以控制振荡器110的输出信号S_OUT的相位偏移，其中，特定阶段110-n是多个阶段110-1、110-2、…、110-N中的一个阶段，索引(index)n是区间[1，N]之间的正整数。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在本实施例的一些变型中，将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110的特定阶段的数量可以变化。例如，上述至少一个混合电路如混合电路120基于不同种类的配置，可以将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110的多个特定阶段{110-n}(multiplespecificstages{110-n})中，其中，该多个特定阶段{110-n}可以表示振荡器110的多个阶段110-1、110-2、…、110-N中的多个阶段。为便于更好地理解，在图1所示的架构中，振荡器110和上述至少一个混合电路如混合电路120之间的连接关系通过直接连接来进行说明，例如，混合电路120电气连接至振荡器110的阶段110-1的输出。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在本实施例的一些变型中，可以改变振荡器110和上述至少一个混合电路如混合电路120之间的连接关系。例如，若需要将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入上面所提及的特定阶段110-n中，则所述连接关系可以是混合电路120电气连接至该特定阶段110-n的输出的直接连接，其中，特定阶段110-n可以是振荡器110的多个阶段110-1、110-2、…、110-N中的任意阶段。实际上，多个阶段110-1、110-2、…、110-N中的每个阶段可以包括放大器。在一种示例中，多个阶段110-1、110-2、…、110-N中的每个阶段可以包括差分放大器(differentialamplifier)。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在另一示例中，多个阶段110-1、110-2、…、110-N中 的每个阶段可以包括单端放大器(single-endamplifier)。在另一示例中，多个阶段110-1、110-2、…、110-N中的每个阶段可以包括电流模式放大器(currentmodeamplifier)。在另一示例中，多个阶段110-1、110-2、…、110-N中的每个阶段可以包括电压模式放大器(voltagemodeamplifier)。具体地，本发明实施例不做限制。基于图1所示的架构，根据装置100所实现的电子设备可以具有在宽频率范围中进行相移控制的能力，而不引入任何副作用。在一种示例中，该宽频率范围可以是上述高清晰度多媒体接口(HDMI)应用、上述高速外围组件互连(PCIExpress,PCIEorPCIe)应用、上述串行高级技术附件(ATA,SATA)应用以及上述以太网应用中的任意一种情形，如270MHz-6GHz、2.5GHz-16GHz、1.5GHz-6GHz、1.25GHz-25GHz等等，具体地，本发明实施例不做限制。此外，所述电子设备还可以避免(prevent)上面所提及的相关技术问题，如RC转换速率的问题、DNL问题以及INL问题。图2是本发明实施例提供的一种相移控制方法200的流程示意图，该相移控制方法用于在电子设备中执行相移控制。图2所示的方法200可以应用在图1所示的装置100中，且还可以应用在上述至少一个混合电路中，如混合电路120。方法200描述如下。在步骤210中，上述至少一个混合电路如混合电路120利用(utilize)一组时钟接收端(第一组时钟接收端)来获得一组时钟信号(第一组时钟信号)，该组时钟信号与一组相位(第一组相位)相对应(如图1所示实施例中提及的与第一组相位相对应的第一组时钟信号{CK(1),CK(2),…,CK(P)})，其中，第一组相位中的任意两个相位彼此不相同。在步骤220中，当振荡器产生输出信号S_OUT时，上述至少一个混合电路如混合电路120根据一组数字加权控制信号(如第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，该第一组数字加权控制信号{DWC(1), DWC(2),…,DWC(M)}携带第一组数字权重，以用于选择性混合第一组时钟信号{CK(1),CK(2),…,CK(P)})，将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110中，从而，控制振荡器110的输出信号S_OUT的相位偏移。在一种示例中，混合电路120根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，在振荡器110的一个节点(node)上选择性地混合第一组时钟信号{CK(1),CK(2),…,CK(P)}，以控制(或调整)振荡器110的输出信号S_OUT的相位偏移。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在另一示例中，混合电路120根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，在振荡器110的至少一个节点(如一个或多个节点)上选择性地混合第一组时钟信号{CK(1),CK(2),…,CK(P)}，以控制(或调整)振荡器110的输出信号S_OUT的相位偏移。值得说明的是，图2对操作步骤210和操作步骤220分别进行了举例说明。但值得说明的是，这仅用于描述目的，并不意味着对本发明的限制。根据本实施例的一些变型，可以同时执行操作步骤210中的至少一部分(如一部分或整个部分)和操作步骤220中的至少一部分(如一部分或整个部分)。具体的，本发明实施例不做限制，凡是基于本发明思想实现的相移控制方法均属于本发明的保护范围。根据本实施例，振荡器110包括多个阶段(apluralityofstages)，如图1所示的多个阶段110-1、110-2、…、110-N。上述至少一个混合电路如混合电路120根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入多个阶段110-1、110-2、…、110-N中的一个阶段中(如上面所提及的第一特定阶段110-n)，从而，控制振荡器110的输出信号S_OUT的相位偏移。更特别地，上述至少一个混合电路如混合电路120根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}的至少一部分(如一部分或全部)注入(inject)特定阶段110-n中，从而，控制振荡器110的输出信号S_OUT的 相位偏移。例如，第一组时钟信号{CK(1),CK(2),…,CK(P)}的至少一部分的信号数量与第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}所携带的第一组数字权重相对应。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在本发明的一些实施例中，上述至少一个混合电路如混合电路120可以进一步包括另一组时钟接收端(anothersetofclockreceivingterminals)，且该另一组时钟接收端用于获得另一组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}(anothersetofclocksignals)，所述另一组时钟信号与另一组相位(anothersetofphases)相对应，其中，符号“P(1)”可以表示大于1的正整数，且该另一组相位中的任意两个相位可以彼此不相同。为方便描述，以下实施例中将上面所提及的“另一组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}，anothersetofclocksignals”称为“第二组时钟信号”，将与所述第二组时钟信号对应的“另一组相位，anothersetofphases”称为“第二组相位”，将上面所提及的“另一组时钟接收端，anothersetofclockreceivingterminals”称为“第二组时钟接收端”。值得说明的是，术语“第一”或“第一组”仅用于描述目的，并不表示其它特殊意义。在一种示例中，在一种情形中，上述至少一个混合电路包括多个混合电路(apluralityofmixingcircuits，可以将该多个混合电路称为混合电路{120})，则第一组时钟接收端可以是该多个混合电路的其中一个混合电路的输入终端，第二组时钟接收端可以是该多个混合电路的另一个混合电路的输入终端。在另一示例中，在一种情形中，上述至少一个混合电路包括单个混合电路(singlemixingcircuit，可以将该单个混合电路称为混合电路120)，则第一组时钟接收端和第二组时钟接收端可以是上面所提及的该单个混合电路的输入终端。无论上述至少一个混合电路包括多个混合电路(如上面所提及的混合电路{120})还是包括单个混合电路(如上面例子中所提及的混合电路120)，上述至少一个混合电路均可以以控制振荡器110的输出信号S_OUT的相位偏移，具体的，根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一 组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入多个阶段110-1、110-2、…、110-N的第一特定阶段110-n中，以及根据另一组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}(为方便描述，以下实施例中可以将该“另一组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}，theothersetofdigitalweightingcontrolsignals”称为“第二组数字加权控制信号”)，将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}选择性地混入多个阶段110-1、110-2、…、110-N的另一特定阶段110-n(1)中(为方便描述，以下实施例中可以将该另一特定阶段110-n(1)称为“第二特定阶段”。)，其中，索引n(1)是区间[1，N]之间的正整数，符号“M(1)”表示大于1的正整数，上面所提及的索引n(1)和索引n彼此不相同。更特别地，上述至少一个混合电路根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}的至少一部分(如一部分或全部)注入(inject)多个阶段110-1、110-2、…、110-N的第一特定阶段110-n中，以及根据第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}，将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的至少一部分(如一部分或全部)注入(inject)该多个阶段110-1、110-2、…、110-N的第二特定阶段110-n(1)中，从而，控制振荡器110的输出信号S_OUT的相位偏移。例如，第一组时钟信号{CK(1),CK(2),…,CK(P)}的至少一部分的信号数量与第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}所携带的第一组数字权重相对应，以及第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的至少一部分的信号数量与第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}所携带的一组数字权重相对应(为方便描述，以下实施例中可以将第二组数字加权控制信号所携带的一组数字权重称为“第二组数字权重”)。根据本发明的一些实施例，第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}可以与第一组时钟信号{CK(1),CK(2),…,CK(P)}相同(isequivalent to)。在一种示例中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}可以与第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}不同，其中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}用于控制将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的哪部分(如第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的上述至少一部分)注入第二特定阶段110-n(1)中；第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}用于控制将第一组时钟信号{CK(1),CK(2),…,CK(P)}的哪部分(如第二组时钟信号{CK(1),CK(2),…,CK(P)}的上述至少一部分)注入第一特定阶段110-n中。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在一些示例中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}可以取决于(bedependenton)第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，其中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}用于控制将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的哪部分(如第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的上述至少一部分)注入第二特定阶段110-n(1)中；第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}用于控制将第一组时钟信号{CK(1),CK(2),…,CK(P)}的哪部分(如第一组时钟信号{CK(1),CK(2),…,CK(P)}的上述至少一部分)注入第一特定阶段110-n中。在一些示例中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}的至少一部分(如一部分或全部)可以独立于(beindependentof)第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，其中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}用于控制将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的哪部分(如第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的上述至少一部分)注入第二特定阶段110-n(1)中；第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}用于控制将第一组时钟信号{CK(1),CK(2),…,CK(P)}的哪部分(如第一组时钟信号 {CK(1),CK(2),…,CK(P)}的上述至少一部分)注入第一特定阶段110-n中。在一些示例中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}的至少一部分(如一部分或全部)可以取决于第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，其中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}用于控制将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的哪部分(如第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的上述至少一部分)注入第二特定阶段110-n(1)中；第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}用于控制将第一组时钟信号{CK(1),CK(2),…,CK(P)}的哪部分(如第一组时钟信号{CK(1),CK(2),…,CK(P)}的上述至少一部分)注入第一特定阶段110-n中。基于图1所示的架构以及图2所示的方法(如方法200)，装置100不用在振荡器110和上述至少一个混合电路如混合电路120中执行任何锁定操作(lockingoperation)便可产生振荡器110的输出信号S_OUT。更特别地，在图2所示的任意实施例和上面所描述的其它实施例中，上述至少一个混合电路如混合电路120并不是通过将输出信号S_OUT锁定到电子设备的任何参考信号来控制振荡器110的输出信号S_OUT的相位偏移，而是根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，将第一组时钟信号{CK(1),CK(2),…,CK(P)}中的至少一部分(如一部分或全部)注入特定阶段110-n中，从而，控制振荡器110的输出信号SOUT的相位偏移。实际上，装置100可以进一步包括频率校准模块(值得说明的是，在图1和图2中均未示出)，且该频率校准模块用于监控振荡器110的操作频率，以控制电子设备的转换速率(RCslewrate)。由于通过监控振荡器110的操作频率可以容易地控制转换速率，因此，本发明方法和相关装置(如方法200和装置100)可以保证在宽频率范围内的相位控制能力，而不引入任何副作用。例如，该宽频率范围可以是上述高清晰度多媒体接口(HDMI)应用、上述高速外围组件互连(PCIExpress,PCIEorPCIe)应用、上述串行高级技术附件(ATA,SATA) 应用以及上述以太网应用中所使用的频率的任意一种情形。此外，本发明方法和相关装置(如方法200和装置100)可以避免(prevent)上面所提及的相关技术问题，如RC转换速率问题、差分非线性DNL问题以及积分非线性INL问题。图3是图2提供的一种电流模式控制方案的示意图，其中，阶段310-1、310-2、…、310-N可以看作是对图1所示的多个阶段110-1、110-2、…、110-N的举例。在本实施例中，多个阶段110-1、110-2、…、110-N中的每个阶段(如图3所示的阶段310-1、310-2、…、310-N中的任一阶段)可以包括电流模式放大器。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。根据本实施例的一些变型，多个阶段110-1、110-2、…、110-N中的每个阶段可以包括电压模式放大器。如图3所示，上述至少一个混合电路如混合电路120包括一组可调电流源(如图3上方所示的两个电流源和图3下方所示的两个电流源)，该组可调电流源分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}，且可以进一步包括一组开关单元(如图3中分别紧挨着这些可调电流源的这些器件)。为方便描述，以下实施例中可以将所述“一组可调电流源”称为“第一组可调电流源”，将所述“一组开关单元”称为“第一组开关单元”。例如，本实施例中，第一组开关单元耦接于第一组可调电流源和振荡器110之间，更特别地，耦接于第一组可调电流源和振荡器110内的阶段310-1、310-2、…、310-N中的至少一个阶段(如一个或多个阶段)之间，其中，用于获得第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是第一开关单元的开关控制终端。此外，本实施例中，图3所示的时钟信号可以作为图1所示的第一组时钟信号{CK(1),CK(2),…,CK(P)}的举例，其中，P＝4，图3所示的时钟信号ck(π+π*(0/N))的相位为(π+π*(0/N))，时钟信号ck(π+π*(1/N))的相位为(π+π*(1/N))，时钟信号ck(π*(0/N))的相位为(π*(0/N))，时钟信号ck(π*(1/N))的相位为(π*(1/N))。值得说明的是，该示例仅用于描述目的，并不意味着对本 发明的限制。根据本实施例，装置100根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，利用(utilize)第一组可调电流源将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110中，其中，第一组可调电流源中的可调电流源分别对应于第一组时钟信号{CK(1),CK(2),…,CK(P)}中的时钟信号，第一组时钟信号{CK(1),CK(2),…,CK(P)}可以如时钟信号ck(π+π*(0/N))、时钟信号ck(π+π*(1/N))、时钟信号ck(π*(0/N))、以及时钟信号ck(π*(1/N)))。例如，本实施例中的第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}可以携带第一组数字权重(如数字权重{{(1-W),W},{(1-W),W}})，因此，第一组可调电流源可以分别产生电流((1-W)*I)、(W*I)、((1-W)*I)和(W*I)，其中，第一组可调电流源分别对应于第一组时钟信号{CK(1),CK(2),…,CK(P)}(如时钟信号ck(π+π*(0/N))、时钟信号ck(π+π*(1/N))、时钟信号ck(π*(0/N))以及时钟信号ck(π*(1/N)))。此外，第一组可调电流源由第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}控制，第一组可调电流源中的每个可调电流源根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}中与该可调电流源对应的数字加权控制信号(如携带有数字权重{{(1-W),W},{(1-W),W}}的数字加权控制信号中与该可调电流源对应的数字加权控制信号)，将第一组时钟信号{CK(1),CK(2),…,CK(P)}中与该可调电流源对应的时钟信号(如时钟信号ck(π+π*(0/N))、时钟信号ck(π+π*(1/N))、时钟信号ck(π*(0/N))以及时钟信号ck(π*(1/N))中与该可调电流源对应的时钟信号)选择性地混入振荡器110。为简洁起见，此处对本实施例的相似之处不再赘述。值得说明的是，在图3所示的实施例中，多个阶段110-1、110-2、…、110-N中的每个阶段(如图3所示的阶段310-1、310-2、…、310-N中的任一阶段)可以包括差分放大器，其中，图3所示的该组差分输出信号S_OUT+和S_OUT-的至少一部分(如一部分或全部)如S_OUT+和/或S_OUT-均可以作为图1所示 的输出信号S_OUT的举例。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。根据本实施例的一些变型，多个阶段110-1、110-2、…、110-N中的每个阶段(如图3所示的阶段310-1、310-2、…、310-N中的任一阶段)可以包括单端放大器。为简洁起见，此处对本实施例的相似之处不再赘述。图4是图2提供的一种电压模式控制方案的示意图，其中，阶段410-1和阶段410-2可以作为图1所示的多个阶段110-1、110-2、…、110-N的举例。在本实施例中，多个阶段110-1、110-2、…、110-N中的每个阶段(如图4所示的阶段410-1和阶段410-2中的任一阶段)可以包括电压模式放大器。基于图4所示的架构，本实施例中，多个阶段110-1、110-2、…、110-N的数量N等于2。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。根据本实施例的一些变型，多个阶段110-1、110-2、…、110-N的数量N可以大于或等于2。例如，多个阶段110-1、110-2、…、110-N的数量N可以是奇数。再例如，多个阶段110-1、110-2、…、110-N的数量N可以是偶数。如图4所示，上述至少一个混合电路如混合电路120可以包括一组可调电容(asetofadjustablecapacitors，如图4上半部所示的8个可调电容)，且可以进一步包括一组缓冲(如图4上半部紧挨着这8个可调电容的这些器件)，为方便描述，以下实施例中可以将所述“一组可调电容”称为“第一组可调电容”，将所述“一组缓冲”称为“第一组缓冲”，其中，第一组可调电容分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}，用于获得第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是第一组缓冲的输入终端。此外，上述至少一个混合电路如混合电路120还可以包括另一组可调电容(如图4下半部所示的8个可调电容)，为方便描述，将所述“另一组可调电容”称为“第二组可调电容”，上述至少一个混合电路如混合电路120还可以进一步包括另一组缓冲(如图4下半部紧挨着第二组可调电容的这些器件)，其中，所述第二组可调电容分别对应于上面所提及的第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}，用于获得第二组时钟信号{CK(P+1),CK(P+2),…, CK(P+P(1))}的第二组时钟接收端可以分别是第二组缓冲的输入终端。此外，本实施例中，图4右上角所示的时钟信号(CK180、CK270、CK0、CK90)和图4左上角所示的时钟信号(CK0、CK90、CK180、CK270)可以作为图1所示的第一组时钟信号{CK(1),CK(2),…,CK(P)}的举例，其中，P＝8，图4右上角所示的时钟信号CK180的相位为180°，时钟信号CK270的相位为270°，时钟信号CK0的相位为0°以及时钟信号CK90的相位为90°；图4左上角所示的时钟信号CK0的相位为0°，时钟信号CK90的相位为90°，时钟信号CK180的相位为180°以及时钟信号CK270的相位为270°。同理，本实施例中，图4右下角所示的时钟信号(CK90、CK180、CK270、CK0)和图4左下角所示的时钟信号(CK270、CK0、CK90、CK180)可以作为上面所提及的第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}的举例，其中，P(1)＝8，图4右下角所示的时钟信号CK90的相位为90°，时钟信号CK180的相位为180°，时钟信号CK270的相位为270°以及时钟信号CK0的相位为0°；图4左下角所示的时钟信号CK270的相位为270°，时钟信号CK0的相位为0°，时钟信号CK90的相位为90°以及时钟信号CK180的相位为180°。因此，在如图4所示的架构安排(arrangement)中，由于可以将两组时钟信号(如第一组时钟信号{CK(1),CK(2),…,CK(P)}和第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}，其中，第一组时钟信号可以如图4上半部所示的时钟信号{{CK180,CK270,CK0,CK90},{CK0,CK90,CK180,CK270}}，第二组时钟信号可以如图4下半部所示的时钟信号{{CK90,CK180,CK270,CK0},{CK270,CK0,CK90,CK180}})选择性地注入图4所示的两个阶段(410-1和410-2)中，因此，装置100可以以两阶段同时注入的方式操作(operatewithtwo-stageinjection)。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。根据本实施例，装置100可以根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，利用第一组可调电容将第一组时钟信号{CK(1),CK(2),…,CK(P)}选择性地混入振荡器110中，其中，所述第一组可调电容中的可调电容 分别对应于第一组时钟信号{CK(1),CK(2),…,CK(P)}中的时钟信号，第一组时钟信号{CK(1),CK(2),…,CK(P)}可以如图4上半部所示的时钟信号{{CK180,CK270,CK0,CK90},{CK0,CK90,CK180,CK270}}。例如，本实施例中的第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}可以携带第一组数字权重(如数字权重{{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))},{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))}}，图4中未示出“数字加权控制信号”，相似之处可以参照图1和图3)，因此，分别对应于第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组可调电容可以根据数字权重{{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))},{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))}}分别从第一组时钟信号{CK(1),CK(2),…,CK(P)}对应的缓冲中获得电荷(charge)，其中，第一组时钟信号可以如图4上半部所示的时钟信号{{CK180,CK270,CK0,CK90},{CK0,CK90,CK180,CK270}}。因此，第一组可调电容由第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}控制，其中，第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}携带有第一组数字权重(如数字权重{{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))},{W1(1),W2(1),W3(1),(1-W1(1)-W2(1)-W3(1))}})。此外，装置100可以根据第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}，利用第二组可调电容将第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}选择性地混入振荡器110中，其中，第二组可调电容中的可调电容分别对应于第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}中的时钟信号，第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}可以如图4下半部所示的时钟信号{{CK90,CK180,CK270,CK0},{CK270,CK0,CK90,CK180}}。例如，本实施例中的第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}所携带的第二组数字权重可以是数字权重{{W1(2),W2(2),W3(2)，(1-W1(2)-W2(2)-W3(2))}，{W1(2),W2(2),W3(2),(1-W1(2)-W2(2)-W3(2))}}，因此，分别对应于第二组时钟信号{CK(P+1),CK(P+2),…,CK(P +P(1))}的第二组可调电容可以根据数字权重{{W1(2),W2(2),W3(2),(1-W1(2)-W2(2)-W3(2))},{W1(2),W2(2),W3(2),(1-W1(2)-W2(2)-W3(2))}}分别从第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}对应的缓冲中获得电荷，其中，第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}可以如图4下半部所示的时钟信号{{CK90,CK180,CK270,CK0},{CK270,CK0,CK90,CK180}}。因此，第二组可调电容由第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}控制，其中，第二组数字加权控制信号{DWC(M+1),DWC(M+2),…,DWC(M+M(1))}携带有一组数字权重(如数字权重{{W1(2),W2(2),W3(2),(1-W1(2)-W2(2)-W3(2))},{W1(2),W2(2),W3(2),(1-W1(2)-W2(2)-W3(2))}}，为方便描述，可以将该组数字权重称为第二组数字权重)。为简洁起见，此处对本实施例的相似之处不再赘述。值得说明的是，在图4所示的实施例中，多个阶段110-1、110-2、…、110-N中的每个阶段(如图4所示的阶段410-1、410-2中的任一阶段)可以包括差分放大器，其中，图4所示的一组差分输出信号S_OUT+和S_OUT-的至少一部分(如一部分或全部，也就是说，S_OUT+和/或S_OUT-均可)可以作为图1所示的输出信号S_OUT的举例。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。根据本实施例的一些变型，多个阶段110-1、110-2、…、110-N中的每个阶段(如图4所示的阶段410-1、410-2中的任一阶段)可以包括单端放大器。为简洁起见，此处对本实施例的相似之处不再赘述。请参照图5和图6。图5是图2提供的一种前景校准控制方案的示意图，可以用于图1所示装置100的前景校准模式(foregroundcalibrationmode)；图6是图2提供的一种后景跟踪控制方案的示意图，可以用于图1所示装置100的后景跟踪模式(backgroundtrackingmode)。数字控制相移振荡器(digitalcontrolphaseshiftoscillator，DCPSO)模块(为简洁起见，在图5和图6中标记为“DCPSO”)可以表示图1所示的装置100，且可以根据图2所示的方法200进行操作，其中，副本DCPSO模块(replicaDCPSOmodule，为简洁起见，在 图5和图6中标记为“副本DCPSO”)可以是DCPSO模块的一个副本。在一种示例中，根据图3所示的架构可以实现DCPSO模块和副本DCPSO模块。在另一示例中，根据图4所示的架构可以实现DCPSO模块和副本DCPSO模块。本实施例中，频率校准模块(为简洁起见，在图5和图6中标记为“频率校准”)可以作为上面所提及的频率校准模块(请参照图2所对应的实施例描述部分)的举例。此外，DCPSO模块和副本DCPSO模块可以耦接于锁相环(phaselockedloop，PLL)或锁频环(frequencylockedloop，FLL)。根据本实施例，DCPSO模块的单相/多相输出可以包括至少一个输出(如一个或多个输出)。例如，在一种情形中，DCPSO模块的单相/多相输出包括单个输出，则该单个输出可以与上述实施例中所提及的输出信号S_OUT相同。再例如，在一种情形中，DCPSO模块的单相/多相输出包括多个输出，则该多个输出可以包括输出信号S_OUT(如图1所示的振荡器110的最后一个阶段110-N的输出)，还可进一步包括输出信号S_OUT的一个或多个相移版本(phased-shiftedversion，如图1所示的振荡器110的多个阶段110-1、110-2、…、110-N中的其它阶段的一个或多个阶段的输出)。在本实施例中，DCPSO模块的数字编码控制输入(digitalcodecontrolinput)可以包括至少一组数字加权控制信号(如单组或多组数字加权控制信号)。例如，在一种情形中，DCPSO模块的数字编码控制输入包括单组数字加权控制信号，则所述单组数字加权控制信号可以与上面所提及的第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}相同(beequivalentto)。再例如，在一种情形中，DCPSO模块的数字编码控制输入包括多组数字加权控制信号，则所述多组数字加权控制信号可以包括第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，所述第一组数字加权控制信号用于进行相关联的混合控制，该混合控制与多个阶段110-1、110-2、…、110-N中的一个阶段(如第一特定阶段110-n)相对应；所述多组数字加权控制信号还可以包括一个或多个其它组的数字加权控制信号(如第二组数字加权控制信号{DWC(M+1),DWC(M+2),…, DWC(M+M(1))}，等等)，所述一个或多个其它组的数字加权控制信号用于进行相关联的混合控制，该混合控制与多个阶段110-1、110-2、…、110-N中的一个或多个其它阶段(如第二特定阶段110-n(1))相对应。值得说明的是，DCPSO模块的多相时钟输入(multi-phaseclockinputs)可以包括至少一组时钟信号(如一组或多组时钟信号)。例如，在一种情形中，DCPSO模块的多相时钟输入包括单组时钟信号，则所述单组时钟信号可以与上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}相同。再例如，在一种情形中，DCPSO模块的多相时钟输入包括多组时钟信号，则所述多组时钟信号可以包括第一组时钟信号{CK(1),CK(2),…,CK(P)}，其中，所述第一组时钟信号用于被选择性地混入多个阶段110-1、110-2、…、110-N中的一个阶段中；所述多组时钟信号还可以包括一个或多个其它组的时钟信号(如上面所提及的第二组时钟信号{CK(P+1),CK(P+2),…,CK(P+P(1))}，等等)，所述一个或多个其它组的时钟信号用于被选择性地混入多个阶段110-1、110-2、…、110-N中的一个或多个其它阶段中。实际上，在一种情形中，DCPSO模块在前景校准模式(如将前景校准应用于装置100)中操作，则图5所示的频率校准模块耦接于DCPSO的输入侧和输出侧之间。因此，频率校准模块可以通过调整DCPSO模块的配置来校准DCPSO模块，同时，可以监控振荡器110的操作频率以控制电子设备的转换速率。此外，在一种情形中，DCPSO模块在后景跟踪模式(如装置100可以对PLL或FLL执行后景跟踪)中操作，则禁用(disabled)图6所示虚线所示出的路径。因此，DCPSO模块可以在宽频率范围内提供精确的相位控制而不引入任何副作用。为简洁起见，此处对本实施例的相似之处不再赘述。图7是图2提供的一种单端控制方案的示意图，其中，图7所示的架构具有多个混合电路，如多个混合电路120SE-1、120SE-2、…、120SE-(N-1)、120SE-N(为简洁起见，在图7中分别标记为“MC”)。本实施例中的多个混合电路120SE-1、120SE-2、…、120SE-(N-1)、120SE-N可以作为上述一个或多个混合 电路的举例，所述一个或多个混合电路被统称为上面所提及的混合电路120。本实施例中，可以将上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}称为时钟信号{CK}，同时，将上面所提及的第一数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}称为数字控制信号{DWC}。此外，可以基于图3所示的实施例或图4所示的实施例中所提及的混合电路120来实现多个混合电路120SE-1、120SE-2、…、120SE-(N-1)、120SE-N中的任一混合电路，如该任一混合电路可以是多个混合电路120SE-1、120SE-2、…、120SE-(N-1)、120SE-N中的特定混合电路120SE-n，其中，索引n为区间[1，N]之间的正整数。在一种情形下，基于图3所示的实施例中所提及的混合电路120来实现该特定混合电路120SE-n，则该特定混合电路120SE-n可以包括第一组可调电流源(如在图3上方所示的两个电流源)，其中，第一组可调电流源分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}；且可进一步包括第一组开关单元(如图3上方分别紧挨着第一组可调电流源的这些器件)。例如，本实施例中，第一组开关单元耦接于第一组可调电流源和振荡器110之间，更特别地，耦接于第一组可调电流源和振荡器110内对应的第一特定阶段110-n之间，其中，用于获得第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是第一组开关单元的开关控制终端。此外，本实施例中，图3所示的时钟信号可以作为本实施例中用于对应的第一特定阶段110-n的第一组时钟信号{CK(1),CK(2),…,CK(P)}的举例，其中，图3所示的时钟信号ck(π+π*(0/N))的相位为(π+π*(0/N))以及时钟信号ck(π+π*(1/N))的相位为(π+π*(1/N))。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在一种情形下，基于图4所示实施例中所提及的混合电路120来实现该特定混合电路120SE-n，则该特定混合电路120SE-n可以包括第一组可调电容(如图4右上角所示的4个可调电容)，其中，第一组可调电容分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}，且可进一步包括第一组缓冲(如图4右上角所示的紧挨着第一组可调电容的这些器件)，其中，用于获得 第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是第一组缓冲的输入终端。此外，本实施例中，图4右上角所示的时钟信号(CK180、CK270、CK0、CK90)可以作为本实施例中用于对应的阶段110-n的第一组时钟信号{CK(1),CK(2),…,CK(P)}的举例，图4右上角所示的时钟信号CK180的相位为180°，时钟信号CK270的相位为270°，时钟信号CK0的相位为0°以及时钟信号CK90的相位为90°。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。无论是基于图3所示的实施例中所提及的混合电路120还是基于图4所示的实施例中所提及的混合电路120来实现该特定混合电路120SE-n，图7所示的装置100SE均可以根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，使用相应的电流模式控制方案或电压模式控制方案(如图3所示的电流模式控制方案或图4所示的电压模式控制方案，具体取决于图7所示的装置100SE中应用了电流模式和电压模式中的哪一种模式)控制该特定混合电路120SE-n的选择性混合操作(更特别地，信号注入(signalinjection))。因此，在图7所示的架构安排中，装置100SE可以以N-阶段注入的方式操作。为简洁起见，此处对本实施例的相似之处不再赘述。图8是图2提供的一种差分控制方案的示意图，其中，图8所示的架构具有多个混合电路如多个混合电路120DF-1、120DF-2、…、120DF-(N-1)、120DF-N(为简洁起见，分别标注为“MC”)。本实施例中的多个混合电路120DF-1、120DF-2、…、120DF-(N-1)、120DF-N可以作为上述一个或多个混合电路的举例，其中，所述一个或多个混合电路被统称为上面所提及的混合电路120。本实施例中，可以将上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}称为时钟信号{CK}，同时，将上面所提及的第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}称为数字加权控制信号{DWC}。此外，可以基于图3所示的实施例或图4所示的实施例中所提及的混合电路120来实现多个混合电路120DF-1、120DF-2、…、120DF-(N-1)、120DF-N中的任一混合电路，如该任一 混合电路可以是多个混合电路120DF-1、120DF-2、…、120DF-(N-1)、120DF-N中的特定混合电路120DF-n，其中，索引n为区间[1，N]之间的正整数。在一种情形下，基于图3所示的实施例中所提及的混合电路120来实现该特定混合电路120DF-n，则该特定混合电路120DF-n可以包括第一组可调电流源(如在图3上方所示的两个电流源和图3下方所示的两个电流源)，其中，第一组可调电流源分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}；且可进一步包括第一组开关单元(如图3中分别紧挨着第一组可调电流源的这些器件)。例如，本实施例中，第一组开关单元耦接于第一组可调电流源和振荡器110之间，更特别地，耦接于第一组可调电流源和振荡器110内对应的阶段110-n之间，其中，用于获得第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是这些开关单元的开关控制终端。此外，本实施例中，图3所示的时钟信号可以作为本实施例中用于对应的阶段110-n的第一组时钟信号{CK(1),CK(2),…,CK(P)}的举例，其中，图3所示的时钟信号ck(π+π*(0/N))的相位为(π+π*(0/N))，时钟信号ck(π+π*(1/N))的相位为(π+π*(1/N))，时钟信号ck(π*(0/N))的相位为(π*(0/N))，时钟信号ck(π*(1/N))的相位为(π*(1/N))。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。在一种情形下，基于图4所示实施例中所提及的混合电路120来实现该特定混合电路120DF-n，则该特定混合电路120DF-n可以包括第一组可调电容(如图4上半部所示的8个可调电容)，其中，第一组可调电容分别对应于上面所提及的第一组时钟信号{CK(1),CK(2),…,CK(P)}，且可进一步包括第一组缓冲(如图4上半部中紧挨着第一组可调电容的这些器件)，其中，用于获得第一组时钟信号{CK(1),CK(2),…,CK(P)}的第一组时钟接收端可以分别是第一组缓冲的输入终端。此外，本实施例中，图4右上角所示的时钟信号(CK180、CK270、CK0、CK90)和图4左上角所示的时钟信号(CK0、CK90、CK180、CK270)可以作为本实施例中用于对应的阶段110-n的第一组时钟信号{CK(1),CK(2),…, CK(P)}的举例，其中，图4右上角所示的时钟信号CK180的相位为180°，时钟信号CK270的相位为270°，时钟信号CK0的相位为0°以及时钟信号CK90的相位为90°，图4左上角所示的时钟信号CK0的相位为0°，时钟信号CK90的相位为90°，时钟信号CK180的相位为180°以及时钟信号CK270的相位为270°。值得说明的是，该示例仅用于描述目的，并不意味着对本发明的限制。无论是基于图3所示的实施例中所提及的混合电路120还是基于图4所示的实施例中所提及的混合电路120来实现该特定混合电路120DF-n，图8所示的装置100SE均可以根据第一组数字加权控制信号{DWC(1),DWC(2),…,DWC(M)}，使用相应的电流模式控制方案或电压模式控制方案(如图3所示的电流模式控制方案或图4所示的电压模式控制方案，具体依赖于图8所示的装置100DF中应用了电流模式和电压模式中的哪一种模式)控制该特定混合电路120DF-n的选择性混合操作(更特别地，信号注入signalinjection)。因此，在图8所示的架构安排中，装置100DF可以以N-阶段注入方式操作。为简洁起见，此处对本实施例的相似之处不再赘述。图9是图2提供的一种单端放大方案的另一示意图，其中，图9所示的架构可以具有单个混合电路如混合电路120SE。本实施例中的混合电路120SE可以作为上述一个或多个混合电路的举例，其中，所述一个或多个混合电路被统称为上面所提及的混合电路120。本实施例中，可以通过将图7所示的多个混合电路120SE-1、120SE-2、…、120SE-(N-1)、120SE-N结合在相同模块中来实现混合电路120SE。响应于架构上的变化，本实施例中，可以将图7所示的装置100SE称为装置100SE’。为简洁起见，此处对本实施例的相似之处不再赘述。图10是图2提供的一种差分控制方案的另一示意图，其中，图10所示的架构具有单个混合电路如混合电路120DF。本实施例中的混合电路120DF可以作为上述一个或多个混合电路的举例，其中，所述一个或多个混合电路被统称为上面所提及的混合电路120。本实施例中，可以通过将图8所示的多个混合电路120DF-1、120DF-2、…、120DF-(N-1)、120DF-N结合在相同模块中来实现 混合电路120DF。响应于架构上的变化，本实施例中，将上图8所示的装置100DF称为装置100DF’。为简洁起见，此处对本实施例的相似之处不再赘述。虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，本领域任何技术人员，在不脱离本发明的精神和范围内，当可做些许更动与润饰，因此本发明的保护范围当视本发明的权利要求书所界定的范围为准。当前第1页1 2 3 当前第1页1 2 3