改进的模数转换器的制作方法

本申请涉及模数转换器，尤其涉及具有动态范围扩展的模数转换电路，特别是在音频应用中使用的模数转换电路。

模数转换器(adc)是已知的并且被用在多种应用中。一个具体的应用是在音频信号路径内。音频数据被越来越多地以数字格式存储和传输。因此，adc可以被布置在音频信号路径中以将模拟信号转换成等同的数字信号即数字数据，所述数字信号可以被存储或被传递用于进一步处理。

使用adc将由麦克风检测的模拟音频信号转换成对应的数字信号的一个具体的应用是例如在便携式通信设备(诸如，移动电话)中。越来越多地需要这样的麦克风具有相当大的动态范围以应对诸多问题，诸如大振幅干扰信号，例如风噪声。因此，也需要adc具有大动态范围。

在这样的应用中，为了使adc的有效分辨率最大化，已知的是，在数字转换之前将信号相关的模拟增益(gin)施加到输入模拟信号，以及将对应的逆数字增益(go＝1/gin)调整施加到转换的数字信号，以便补偿施加的模拟增益改变gin。这被称为动态范围扩展(dre)。典型地，小振幅模拟输入信号可以通过大gin值被放大，以便更多地利用adc输入范围，因此有效地改善adc对小振幅信号的分辨率。对应地，大的数字衰减被施加到数字信号以补偿大模拟放大。这意味着，对于小信号，adc的量化噪声和热噪声可以通过低数字增益(go＝1/gin)而被衰减。

图1例示了实施动态范围扩展(dre)的模数转换器(adc)的一般原理。控制块100通过模拟增益元件(诸如，模拟放大器101)来调整施加到模拟输入信号ain的增益gin，以使得不管输入信号ain的幅度的峰值如何，adc102接收具有接近adc满量程输入范围的峰值的放大模拟信号am(其中am＝ain.gin)。控制块100还通过将输出信号do布置成经由数字乘法器103按照数字增益go缩放来补偿此模拟增益调整gin，数字增益go是模拟增益gin的逆。控制块100基于输入信号ain的振幅或包络来调整模拟增益元件101和数字增益元件103之间的增益分配。在一些布置中，输入模拟信号ain的包络可以由合适的模拟包络检测器来确定，但优选地使用由adc产生的数字信号来确定。在图1示出的实施例中，使用adc102的输出do，即，在施加增益go之前的信号：但同样可以使用增益调整的输出信号dout。

根据本发明，提供了一种用于将模拟输入信号转换成对应的数字输出信号的模数转换器，包括：

第一转换器，用于接收所述模拟输入信号，并且基于所述模拟输入信号和第一转换增益设置来输出一个脉冲宽度调制(pwm)信号；所述第一转换器包括一个pwm调制器，用于生成所述pwm信号，使得通过能够在时间上连续变化的脉冲宽度来对所述输入信号进行编码；

第二转换器，用于接收所述pwm信号，并且基于所述pwm信号和第二转换增益设置来输出所述数字输出信号，所述第二转换器包括第一pwm-数字调制器(pwm-to-digitalmodulator)；以及

一个增益分配块，用于基于所述pwm信号来生成所述第一转换增益设置和所述第二转换增益设置。

所述增益分配块可以包括：第二pwm-数字调制器，被配置为接收所述pwm信号的一个型式，并且基于所述pwm信号输出一个控制数字信号；以及，一个控制器，用于接收所述控制数字信号，以控制所述第一转换增益设置和所述第二转换增益设置。所述第二pwm-数字调制器可以具有比所述第一pwm-数字调制器更低的输出分辨率和/或比所述第一pwm-数字调制器更低的延时(latency)。所述第二pwm-数字调制器可以包括第一计数器，所述第一计数器被配置为接收第一时钟信号，并且在由所述pwm信号的一个或多个脉冲定义的一个间隔期间确定对所述第一时钟信号的周期数目的计数。

在一些实施方案中，所述第一计数器可以进一步被配置为接收第二时钟信号，并且被配置为在所述第二时钟信号的每个周期输出一个计数值。在一些实施方案中，所述第一计数器被配置为在所述第二时钟信号的每个周期对所述计数值进行复位。在一些情况下，所述pwm信号可以具有固定的pwm循环频率，并且所述第二时钟信号的频率可以与所述pwm循环频率相同。

在一些实施方案中，所述第二pwm-数字调制器还可以包括第二计数器，所述第一计数器被配置为在所述pwm信号的第一状态的一个间隔期间确定对所述第一时钟信号的周期数目的第一计数，且所述第二计数器被配置为在所述pwm信号的第二状态的一个间隔期间确定对所述第一时钟信号的周期数目的第二计数。然后，所述第二pwm-数字调制器可以被配置为由所述第一计数和所述第二计数确定一个占空比值。

所述pwm调制器可以包括一个比较器，用于将一个基于所述输入信号的信号与一个固定频率的周期性时变参考波形进行比较。在一些实施方案中，所述周期性时变参考波形的偏移可以基于所述第一转换增益设置而变化。所述pwm调制器可以被配置为从一个工作循环的开始输出第一信号电平，直至所述比较器的输出指示所述周期性时变参考波形已经达到与基于所述输入信号的信号相同的值，然后输出第二信号电平，直至所述工作循环的结束。

在一些实施方案中，所述pwm调制器可以包括一个尖峰发生器，所述尖峰发生器被配置为从一个工作循环的开始输出第一信号电平，直至所述比较器的输出指示所述周期性时变参考波形已经达到与基于所述输入信号的信号相同的值，然后输出一个固定持续时间的脉冲。

在其他实施方案中，所述pwm调制器可以包括一个尖峰编码器，所述尖峰编码器被配置为将一个基于所述输入信号的误差信号与一个参考值进行比较，且被配置为当所述误差信号达到所述参考值时输出一个固定持续时间的脉冲。

在另一些实施方案中，所述pwm调制器可以包括一个迟滞比较器(hystericcomparator)，所述迟滞比较器被配置为将一个基于所述输入信号的信号与第一限值和第二限值比较，且当达到所述第一限值时，在第一输出状态和第二输出状态之间切换，且当达到所述第二限值时，在第二输出状态和第一输出状态之间切换。当所述增益分配块包括第二pwm-数字调制器时，则可以基于通过所述第二pwm-数字调制器产生的控制数字信号来使所述第一限值和所述第二限值中的至少一个可控制地变化。

在一些实施方案中，所述第一pwm-数字调制器可以包括一个受控振荡器，所述受控振荡器被配置为在所述pwm信号的一个脉冲期间以第一频率输出一个振荡信号。所述受控振荡器可以被配置为在所述pwm信号的脉冲之间以第二不同的频率输出所述振荡信号。所述第一pwm-数字调制器可以包括一个计数器，所述计数器被配置为在一个计数周期内对所述振荡信号的振荡次数计数。所述第一pwm-数字调制器有时也可以包括一个信号处理模块，用于将所述计数器的输出转换成所述数字输出信号。

所述第一转换器可以包括一个模拟可变增益元件，用于接收所述输入模拟信号，并且在生成所述pwm信号之前将依赖于所述第一转换增益设置的增益施加到所述输入模拟信号，和/或所述pwm调制器可以具有一个可变增益。

所述第二转换器可以包括一个数字可变增益元件，用于接收来自所述第一pwm-数字调制器的第一数字信号，并且将依赖于所述第二转换增益设置的增益施加到所述第一数字信号，以生成所述数字输出信号。

在一些实施方案中，所述增益分配块的控制器可以包括一个包络检测器，所述包络检测器用于接收所述数字控制信号并且确定一个包络值。所述增益分配块可以附加地包括一个数字增益元件，用于在所述包括检测器之前将一个基于第三增益设置的增益施加到所述数字控制信号。所述第三增益设置可以与所述第二增益设置相同。

在一些实施方案中，所述模数转换器能够在第一模式和第二模式中操作。在所述第一模式中，所述第二转换器可以基于所述pwm信号来输出所述数字输出信号。在所述第二模式中，所述第二转换器可以未被激活，且一个活动控制器可以响应于由所述第二pwm-数字调制器产生的数字控制信号，来确定是否切换到第一操作模式。

上文所描述的模数转换器中的任一个可以被实施为集成电路。

本发明还涉及一种装置，该装置包括如上文所描述的模数转换器和换能器，其中用于所述模数转换器的所述模拟输入信号由所述换能器生成。所述换能器可以是以下项中的至少一个：麦克风和mems电容式换能器。

本发明的一些方面还涉及一种电子设备，所述电子设备包括如上文所描述的模数转换器。所述设备可以是以下项中的至少一个：便携式设备；电池供电设备；通信设备；移动电话或蜂窝电话；个人媒体设备；计算设备；膝上型计算机、笔记本计算机或平板计算机；游戏设备；可穿戴设备。所述设备可以是语音激活设备和/或能够以语音受控模式操作。

本发明还涉及一种模数转换的方法。因此，在另一个方面，提出了一种将输入模拟信号转换成对应的数字输出信号的方法，包括：

基于所述输入模拟信号和第一转换增益设置来生成一个脉冲宽度调制(pwm)信号，使得所述输入模拟信号由能够在时间上连续变化的脉冲宽度进行编码，

基于所述pwm信号和第二转换增益设置来生成所述数字输出信号；以及

基于所述pwm信号来生成所述第一转换增益设置和所述第二转换增益设置。

可以用上文关于本发明的第一方面所描述的任何变体操作所述方法。

在又一个方面，提供了一种用于将模拟输入信号转换成对应的数字输出信号的模数转换器，包括：

第一时间编码转换器，用于接收所述模拟输入信号，并且基于所述模拟输入信号和第一转换增益设置来输出一个时间编码信号，其中所述时间编码信号通过能够在时间上连续变化的信号转换的定时来对所述输入信号进行编码，

第一时间解码转换器，用于接收所述时间编码信号，并且基于所述时间编码信号和第二转换增益设置来输出所述输出数字信号；以及

一个增益分配块，用于基于所述时间编码信号来生成所述第一转换增益设置和所述第二转换增益设置。

在又一个方面，提供了一种如权利要求35所述的模数转换器，其中所述增益分配块包括第二时间解码转换器，用于接收所述时间编码信号，并且基于所述时间编码信号来输出一个控制数字信号；以及，一个控制器，用于接收所述控制数字信号，并且控制所述第一转换增益设置和所述第二转换增益设置。

在再一个方面，提供了一种模数转换器，包括：

第一增益元件，用于将第一受控增益施加到一个输入模拟信号；第一调制器，用于将从所述第一增益元件输出的一个增益受控输入模拟信号转换成一个pwm信号；

第二调制器，用于将所述pwm信号转换成一个数字信号；

第二增益元件，用于将第二受控增益施加到从所述第二调制器输出的数字信号，以产生一个输出数字信号；以及

一个增益分配块，用于控制所述第一受控增益和所述第二受控增益，其中所述增益分配块包括第三调制器，用于接收所述pwm信号的一个型式，并且生成一个指示所述输入模拟信号的数字信号。

在另一个方面，提供了一种模数转换器，包括：第一转换器，用于将一个输入模拟信号转换成pwm信号；第二转换器，用于将所述pwm信号转换成一个数字信号；以及一个增益分配块，用于控制所述第一转换器的模拟增益和所述第二转换器的数字增益；其中所述增益分配块被配置为基于所述pwm信号来控制所述模拟增益和所述数字增益。

所述增益分配块可以包括第三调制器，用于将所述pwm信号转换成一个数字信号，其中所述第三调制器用比所述第二调制器更低的延时将所述pwm信号转换成一个数字信号。所述第一转换器可以被配置成使得所述pwm信号通过信号转变之间的持续时间来对所述输入模拟信号进行编码，并且可能的编码持续时间未被量化。所述第一转换器可以被配置成使得所述pwm信号通过信号转变之间的持续时间来对所述输入模拟信号进行编码，并且所述信号转变中的至少一个不被约束成与一个时钟信号同步。

在又一方面，提供了一种用于将模拟输入信号转换成对应的数字输出信号的模数转换器，包括：

一个时间编码块，用于以第一转换增益将所述模拟输入信号转换成一个时间编码信号；一个时间解码块，用于以第二转换增益将pwm信号转换成所述数字输出信号；以及一个增益分配块，被耦合到所述时间编码块的一个输出，以接收所述pwm信号的一个型式，且被配置为基于所接收的pwm信号来控制所述第一转换增益和所述第二转换增益。

在另一个方面，提供了一种用于将模拟输入信号转换成对应的数字输出信号的模数转换器，包括：第一转换器，用于根据第一转换增益将所述模拟输入信号转换成一个pwm信号；第二转换器，用于根据第二增益将所述pwm信号转换成所述数字信号；第三转换器，用于将所述pwm信号转换成一个数字控制信号；以及一个增益控制器，用于基于所述数字控制信号来控制所述第一转换增益和所述第二转换增益。

在再一个方面，提供了一种模数转换器，包括：

一个时间编码块；

一个时间解码块；以及

一个增益分配块；

所述模数转换器的一个输入被耦合到所述时间编码块的一个输入；

所述模数转换器的一个输出被耦合到所述时间解码块的一个输出；

所述时间编码块的一个输出被耦合到所述时间解码块的一个输入和所述增益分配块的一个输入；

所述增益分配块的一个输出被耦合到所述时间编码块的一个转换增益控制输入；

所述增益分配块的一个输出被耦合到所述时间解码块的一个转换增益控制输入。

为了更好地理解本发明并且为了示出如何可以执行本发明，现在将通过实施例的方式参考以下附图，在附图中：

图1例示了具有动态范围扩展的模数转换器；

图2例示了根据本发明的实施方案的具有动态范围扩展的模拟数字转换的一般原理；

图3a-图3d例示了时间编码pwm信号的实施例；

图4a和图4b例示了根据本发明的实施方案的具有动态范围扩展的模数转换电路；

图5例示了根据本发明的一个实施方案的第一转换器(时间编码块)的一个实施例；

图6例示了根据本发明的一个实施方案的一个替代的第一转换器(时间编码块)；

图7a例示了根据本发明的一个实施方案的第二转换器(时间解码块)的一个实施例，且图7b-图7d例示了用于这样的转换器的受控振荡器的合适实施例；

图8例示了根据本发明的实施方案的辅助时间解码调制器的一个实施例。

图9例示了根据本发明的实施方案的替代的辅助时间解码调制器的一个实施例；

图10a例示了用双导线编码的根据本发明的一个实施方案的adc，且图10b例示了示例波形；

图11例示了adc的又一个实施方案；以及

图12例示了能够以两种模式操作的adc的又一个实施方案。

具体实施方式

本发明的实施方案涉及将时间编码实施为模拟输入信号到数字输出信号的转换的一部分的模数转换器(adc)。模拟输入信号被用来产生中间信号，该中间信号是时间编码信号。如下文将更详细解释的，时间编码信号是在物理信号转变之间包括一个时间间隔序列的信号，其中响应于当前的或同时发生的(contemporaneous)输入信号来调制所述间隔中的至少一些的持续时间。时间编码信号可以是脉冲宽度调制(pwm)信号。然后此中间的、时间编码信号被解码成常规数字值的流，以提供所需的数字输出信号。

为了扩展adc的动态范围，第一转换增益gin可以被施加到输入模拟信号，其中逆(inversely)控制的转换增益go被施加以提供数字输出信号。在本发明的实施方案中，可以基于中间信号(即，时间编码信号)而不是模拟输入信号或输出数字信号来确定转换增益的分配。

图2总体上例示了本发明的实施方案的原理。图2例示的是，adc200包括三个转换器。第一转换器201是时间编码转换器(tec)或时间编码机(tem)，被布置成用转换增益gin将模拟输入模拟信号ain转换成时间编码信号dt。第二转换器202是时间解码转换器(tdc)或时间解码机(tdm)，且被配置成用转换增益go将时间编码信号dt转换成数字输出信号dout。因此，第一转换器201和第二转换器202被布置在adc的主要转换信号路径中，且时间编码信号dt是此主要转换路径的中间信号。第三转换器203(第三转换器203是另一个tdc或tdm)被布置为增益分配块204的一部分，以接收并且解码时间编码信号dt的一个型式。因此，此第三转换器203可以提供一个控制数字信号，即dt的数字表示从而ain的数字表示，从该控制数字信号可以导出ain的振幅的指示，从ain的振幅的指示进而可以控制增益gin和增益go。

此总体架构在许多方面是有利的。优选地，时间编码的过程和/或电路系统在时间上大体上未被量化，以使得通过第一转换器201的初始转换不引入任何显著的量化噪声。换句话说，时间编码信号可以被编码为使得信号转变之间的用于编码的时间间隔在时间上是连续变化的，如下文将详细解释的。

此外，由于没有量化发生，因此可以不需要多组匹配的或成比例的模拟元件(诸如，开关电容器)来实施多位转换。因此，与振幅到数字的直接转换相比，可以在小几何结构半导体工艺中更容易地实施从输入模拟信号到时间编码信号的转换。

从时间编码信号到数字输出信号的转换也可以使用相对简单的紧凑的块(诸如，适合于小几何结构半导体工艺的环形的压控振荡器)来实施。因此，adc的整体尺寸和成本相对小，且例如特别适合于与小且成本敏感的换能器(诸如，mems或驻极体麦克风)一起使用。

另外，以此方式使用单独的转换器，特别是主信号路径和增益分配路径使用单独的时间解码转换器，允许针对相应的功能独立地优化每个相应的转换器。例如，可以针对信号带信噪比来优化第二转换器202，同时优化第三转换器203以给出较低的延时，因此允许动态增益分配更迅速地响应于信号电平的突然增加，从而避免由于输入音频信号中的快速高振幅阶跃或瞬态脉冲(例如，在一段安静之后的鼓边击(drumrim-shot)或响板(castanet))造成的第一转换器的超载。如下文将更详细描述的，使用单独的转换器允许以如下方式来优化第二转换器202：可能意味着第二转换器202将不适合于为增益控制器提供输入信号的指示。另外，可以单独地优化第一转换器以用于减少失真，诸如，thd。

如上所述，时间编码信号dt包括所定义的从一个状态到另一个状态的信号转变之间的一个时间间隔序列，其中调制每个间隔的持续时间来传达一个相关的输入信号值，即转换器处的下一个当前的或同时发生的输入信号值。

时间编码信号例如可以是一个电压信号，例如该电压信号在由高电压电平定义的一个状态和由较低电压电平定义的第二状态之间切换，例如，常规数字逻辑信号。这些电压电平的值是不重要的，所有信息都被包含在一个状态和另一个状态之间的指定转变之间的定时中。可以通过物理电压何时经过高逻辑状态和低逻辑状态之间的定义电压阈值来定义每个转换的定时。

时间编码信号可以包括脉冲宽度调制(pwm)信号，在脉冲宽度调制信号中，一系列可变宽度的脉冲中的每个通过一个相应的脉冲的宽度(即，每个电压脉冲的上升边沿和下降边沿之间的定时)来对相应的下一个当前的输入信号的值进行编码。

如上所述，时间编码信号可以被编码使得对输入信号的值进行编码的相关的时间间隔(例如，pwm信号的脉冲的脉冲宽度)可以在时间上连续变化。在时间上连续变化意味着，被用来定义间隔的信号转变中的至少一个的定时可以至少在一个给定范围(例如，一个pwm工作循环周期)内有效地连续变化。换句话说，相关的间隔大体上未被量化，且时间间隔可以随待被编码的输入信号的值连续变化。

因此，例如考虑时间编码信号，其中目前的输入信号值由通过第一信号转变和第二信号转变定义的脉冲的持续时间进行编码。脉冲宽度可以在最小持续时间(例如，零)和最大持续时间(例如，等于固定采样周期)之间变化。在本发明的实施方案中，脉冲持续时间可以在这些最小持续时间和最大持续时间之间连续变化，换言之，可以大体上取任何值。因此，在时间上编码是有效模拟的。

在一些实施方案中，相关的信号转变中的一个可以与时钟信号同步，即与时钟边沿同步。例如，定义每个脉冲的开始的第一信号转变可以与时钟信号(例如，具有合适的pwm循环或采样频率的时钟信号)同步。因此，此信号转变可以被约束成在由此时钟信号定义的时间发生。然而，第二信号转变可以根据待被编码的输入信号的值随时间连续变化，因此，第二信号转变可以根据待被编码的值大体上在循环周期期间的任何时间发生。

在一些实施方案中，信号转变中的至少一个可以在时间上不受约束。换句话说，该信号转换的定时不由任何时钟信号定义，或不被约束成与任何时钟信号同步，且可以在任何时间发生，至少在相关的周期内。因此，编码间隔的时间分辨率不受约束，至少不受时钟信号约束。例如，在以上实施例中，第二信号转变可以在时间上不受约束，即，不被约束成在由时钟信号定义的时间发生。以此方式，由第一信号转变和第二信号转变定义的脉冲宽度根本未被量化(在被约束成一组可能的值中的一个的意义上)，且输入信号的任何值(在定义的输入范围内)可以由一个合适宽度的脉冲进行编码。当然将意识到，替代地，脉冲的结束可以被约束成与一个时钟边沿同步，且脉冲的开始可以不受约束且可以在任何时间自由发生。在一些实施方案中，两个相关的信号转变可以不受约束。

在一些实施方案中，如下文将描述的，可能存在对间隔的定时的一些约束，但是以足够高的时间分辨率使得时间间隔有效地连续变化。例如，脉冲的开始可以被约束成在由第一频率(比如说，fpwm)的循环时钟信号定义的循环周期的开始发生。脉冲的结束也可以被约束成与快速时钟信号的一个时钟边沿同步，所述快速时钟信号具有明显大于第一频率的频率，比如说，是1000倍或更大的量级，例如，是其至少5000倍快的量级。这意味着，相关的时间间隔具有一个时间分辨率，使得存在可以被编码的至少1000个不同的脉冲持续时间，且在一些实施方案中存在至少5000个不同的脉冲持续时间。出于时间编码信号的目的，具有至少1000个不同的可能编码值的量级的时间分辨率的脉冲间隔应被认为是连续可变的并且大体上未被量化。严格地说，这意味着，存在可能的间隔值的一些量化，但是以使得不存在显著的量化噪声的分辨率。

图3a至图3d例示了pwm时间编码信号的多个非限制性实施例的波形。

图3a例示了时间编码信号dt的实施例dt1，所述时间编码信号dt是具有固定pwm采样速率或固定pwm时钟频率fpwm或等同地具有固定工作循环周期p的pwm信号。信号dt1包括两个标称电压状态a1和a2。在此实施例中，在由施加的时钟波形ck定义的每个工作循环周期的开始处存在从低状态到高状态的信号转变301，且dt1保持为高，直至在工作循环中的某个时间处存在从高到低的转变302。输入信号的值由第一转变301和第二转变302之间的持续时间编码，即，由高信号电平的脉冲宽度w1编码，或替代地由转变301和开始下一个工作循环周期的转变301a之间的持续时间(即，宽度w2(等于p-w1))编码。在下一个时钟循环中，输入信号的值可以是不同的，且如图所示将由不同值的脉冲宽度w1a(或w2a)编码，但是w1a和w2a的总持续时间仍是ck时钟周期p。注意，虽然每个工作循环周期的转变301的定时可以与某个合适的时钟信号ck同步，但是转变302的定时不被约束成与任何时钟的边沿同步，且可以在工作循环周期的大体上整个范围内的任何地方变化。当然将意识到，转变301代替地可以是高到低的转变，且转变302可以是低到高的转变。

图3a例示的是，传输到对可变值进行编码的下游电路系统的信号dt1的脉冲(例如，宽度w的高信号电平的脉冲)在w的时间跨度内可以大体上是恒定的电压。图3a还例示了当时间编码调制器201是固定频率pwm尖峰编码器时信号dt的实施例dt2。在此实施例中，pwm信号包括具有低工作循环的脉冲或尖峰。在此实施例中，尖峰是高信号状态的短脉冲，但是将再次意识到，尖峰可以包括低信号状态的短脉冲。在此实施例中，也存在由时钟ck定义的固定工作循环周期p。输入信号的值可以由工作循环周期内尖峰发生的定时来编码，例如，如由时钟ck的边沿304定义的工作循环周期的开始和尖峰发生之间的持续时间w3。尖峰的定时可以通过检测尖峰的上升边沿(即，从高到低的转变303)来确定。实际上，这表示以与上文关于dt1所描述的相同方式检测在工作循环周期开始时开始的虚拟脉冲的边沿。

由于仅尖峰的前沿含有有用信息，因此尖峰的持续时间(tsp)不重要。然而，由于最大编码时间对应于时钟周期p减去尖峰的持续时间，因此有利地，tsp可以尽可能短，从而最大化编码时间的范围。替代地，如果tsp被良好地控制，则可以通过检测尖峰的下降边沿的位置来检测尖峰的定时，或在任一种情况下，所使用的时钟边沿或尖峰的极性可以被反转。

将意识到，解码信号dt2将需要知道相关的时钟边沿304的定时。这是在不止一根导线上携带时间编码信号的实施例。时间编码信号实际上由携带时钟ck的时钟线和携带pwm信号尖峰的信号线上的边沿物理地表示。

图3b例示了时间编码信号被实现为pwm信号dt3的实施方案，其中工作循环周期是恒定的，但是上升边沿301和下降边沿302的定时都随待被编码的输入信号变化，即，双边沿调制而不是单边沿调制。每个脉冲的边沿可以相对于施加的时钟ck的边沿305对称或不对称。输入信号可以被认为由高电平状态的宽度w1或低电平状态的宽度w2编码。

然而，在一些实施方案中，工作循环周期不是恒定的。例如，在恒定接通时间pwm调制中，如图3c中例示的。波形dt4包括固定宽度wf的高电平或“接通”脉冲(在此实施例中，由上升边沿306和下降边沿307定义)，且该信号的值可以由“接通”脉冲之间的持续时间(即，“关断”脉冲的宽度w2)编码。它也可以被认为由dt4的接连的下降边沿(例如，307、307a)之间的持续时间w3编码。每个循环的宽度或持续时间w3是固定持续时间wf和可变宽度w2之和，因此将随着w2的变化而变化。

图3c还例示了信号dt的实施例dt5，其中dt4的每个下降边沿由一个短脉冲或尖峰的前沿308、308a标记。此信号格式使这些尖峰的频率将随着信号变化变得更加明显：本领域技术人员将意识到，诸如图3c中例示的信号在一些方面可以被认为是脉冲频率调制(pfm)信号。

在一些实施方案中，脉冲的宽度和脉冲之间的时间二者都是独立可变的，即，“接通”脉冲和“关断”脉冲的宽度二者都是可变的，且二者都参与编码。例如，pwm调制器可以是自振荡pwm调制器(或者被称为滞后pwm调制器或异步δ-σ调制器)。图3d例示了当转换器201的pwm调制器是自振荡调制器时信号dt的实施例dt6。在此实施例中，w1是高电平脉冲的宽度，即转变309和转变310之间的持续时间，且w2是下一低电平脉冲的宽度w2，即转变310和转变309a之间的持续时间。编码变量的当前值仍由w1和w2的占空比(例如(w1-w2)/(w1+w2))表示。然而，w1和w2(因此还有w1+w2)通常都随输入信号非线性地变化，因此不能够被独自地用来传达信号的低失真型式。然而，输入信号的值在每一个(可变)周期由工作循环准确地编码。

在此实施例中，转换器或pwm调制器在将边沿定位在何处方面具有更大的自由度，因此这导致更好的失真性能。然而，由于输出不具有恒定的采样频率，因此在由其恢复恒定采样速率信号方面存在困难。

在所有这些实施例中，虽然一个边沿可以相对于施加的时钟边沿固定，但是相关的编码脉冲宽度w的可能值(w1、w2等)在时间上是连续的或模拟的。例如，在图3a中，w1可以等于大体上在零和p之间的整个范围内的任何值。因此，在所有所描述的情况下，相对于对输入信号的值进行编码，信号dt未被时间量化。因为不存在编码值的时间量化，所以由模数转换的此阶段产生的任何噪声仅仅是由于所涉及的模拟电路系统的热噪声等造成。

当然将意识到，从模拟信号到时间编码信号的转换意味着在时间上存在某一采样，例如，在一个工作循环周期内仅可以编码一个信号值，但被编码的值未被量化。

如上所述，存在这些时间编码信号的变体，其中定义一个相关的编码持续时间的两个边沿可以在时间上被量化，例如与某个较高频率时钟同步。优选地，在这样的情况下，此时间量化是相对于具有比工作循环频率或pwm时钟速率fpwm高得多(例如，是其至少1000倍或更大)的频率的某个时钟，所以在考虑到所需的噪声性能和其他噪声源(诸如，电路系统热噪声)的情况下，量化噪声相对于系统的采样频率不显著。例如，相对于384khzpwm采样速率，pwm脉冲边沿可以被量化为3ghz同步时钟。在此实施例中，同步时钟的运行因此是采样速率时钟的大约7,800倍快，意味着pwm脉冲可以取大约7,800个不同的值中的任何一个，且正因如此，时间间隔随着待被编码的输入值在时间上可有效地连续变化。

还将注意到，从每个循环中的相关的脉冲的宽度计算的工作循环准确地表示模拟信号的当前值。这与其他编码技术相反，例如，常规δ-σ调制，在常规δ-σ调制中模拟信号被表示为粗糙分辨率(可能是两级)相等宽度脉冲的快速序列，通过在许多δ-σ时钟循环内对这些脉冲的密度取平均可以仅由所述快速序列重新构建实际的模拟信号，以便去除高频量化噪声。与此相反，时间编码信号可以立即被解码，以用较少增加的延时提供原始模拟输入信号ain的准确表示，以准备好立即使用。

图4a例示了图2的adc电路200的一个更详细的实施方案。第一转换器或时间编码块201至少包括时间编码调制器401，该时间编码调制器401基于模拟输入信号ain和第一转换增益设置gin生成时间编码信号dt。调制器401可以是脉冲宽度调制器(pwm)。稍后参考图5和图6描述该调制器的可能结构的实施例。

在本发明的一些实施方案中，第一转换器201也可以包括模拟可变增益元件402(如此图中示出的)，以用于产生用作调制器401的输入的增益受控模拟信号am。在一些其他实施方案(在此图中未例示)中，调制器401的增益本身可以响应于gin而变化。

编码的数字信号(例如，pwm信号)dt被输入到第二转换器(时间解码块)202，所述第二转换器(时间解码块)202将时间编码信号dt转换成数字输出信号dout。

第二转换器或时间解码块202基于时间编码信号dt和第二转换增益设置go生成数字输出信号dout，且包括第一时间解码调制器403。如本文所使用的，第一时间解码调制器403是一个接收时间编码信号dt并且输出解码数字信号do的调制器。第一时间解码调制器403可以是第一pwm-数字转换器。解码数字信号do可以是某种选择的方便的数字格式。如将理解的，解码数字信号do在信号电平上被量化，且信号电平的转变可以根据特定的数字格式在时间上被量化。稍后参考图7a描述时间解码调制器403的结构的一个实施例。

在本发明的一些实施方案中，第二转换器或时间解码块202包括数字增益元件404，如图4a中例示的，数字增益元件404改变施加到调制器输出信号(即，时间解码信号do)的增益，从而以某种方便的数字格式产生数字输出信号dout。替代地或附加地，调制器403的增益可以响应于go而变化，在这种情况下，信号do可以直接用作dout。

增益分配块204控制第一转换增益设置gin和第二转换增益设置go，该第一转换增益设置和该第二转换增益设置分别被提供给第一转换器或时间编码块201和第二转换器或时间解码块202，以便分配增益，例如，该第一转换增益设置和该第二转换增益分别由模拟可变增益元件402和数字可变增益元件404施加。在本发明的实施方案中，增益分配控制基于中间时间编码信号dt，因此增益分配块204接收由第一转换器201产生的时间编码信号dt。

增益分配块204控制第一转换器或时间编码块201的增益，以使得当如从时间编码信号dt确定的模拟输入信号ain较小时，存在较大的增益gin，且当模拟输入信号ain的振幅较大时，存在较小的增益gin。这使adc200的动态范围最大化，而不会导致输出信号dout的任何限幅。如上所述，增益分配块204可以包括第三转换器203，该第三转换器203在此实施例中可以是第二或辅助时间解码调制器203(例如，第二pwm-数字调制器)。辅助调制器203是用于以等于gin的缩放因子产生代表模拟输入信号ain(例如，在am作为实际信号存在的实施方案中，代表am)的数字信号st。代表性数字信号st被输入到确定第一转换增益设置gin和第二转换增益设置go的增益控制器405中。在此实施方案中，可以控制第一增益设置gin的值和第二增益设置go的值，使得go＝1/gin，以便施加的数字增益go精确地补偿施加的模拟增益gin。然而，其他布置是可能的，例如，增益分配控制器也可以施加另一个恒定的或独立受控的增益因子来更改ain和dout之间的增益。此增益因子可以响应于用户输入(例如，手动增益控制)而被设置或变化。这样的附加增益因子也可以取决于模数转换器中某个点处或主机设备或系统中某个位置的信号电平的指示，以便施加某个自动增益控制功能。

本领域技术人员将意识到，严格来讲，第一转换器201的转换增益(即，输入信号和中间时间编码信号之间的转换增益)是dt与ain的比率，例如，以ns/v为单位。因此，在图4a的实施方案中，第一转换器的转换增益将取决于由模拟增益元件402施加的增益和调制器401(以及该信号路径的此部分中的任何其他信号处理部件)的增益。同样地，第二转换器202的转换增益严格地说是dout与dt的比率，例如，以lsb/ns为单位，因此取决于转换器202内的所有部件。为了清楚起见，在上文例如关于诸如图4a中例示的实施方案的解释中，已经假设，除了相关的可变增益元件，转换器的任何元件的集体增益被有效地定义为或被归一化到1。因此，已经假设，第一转换增益设置有效地定义第一转换器的转换增益，因此相同的标注gin已经被用来可互换地指代增益设置和合成转换增益。应意识到，如果转换器的其他元件的增益未被定义为或未被设置为1，则相关的整体转换增益可能因此不会精确地对应于相关的增益设置，但是显然控制相关的增益设置仍将控制相关的转换增益。还将意识到，传达gin和go的实际转换增益设置(即，来自增益分配块204的控制信号)它们自身可以具有缩放因子，或者不是常规二进制编码数字格式。本领域技术人员将容易对为了简单解释而已经从讨论中省略的物理信号的多种固定缩放因子和格式作出任何必要的考虑。

因此，本发明的实施方案基于时间编码来将动态范围扩展(dre)技术应用于adc，所述时间编码使用时间编码信号来控制模拟输入信号ain和数字输出信号dout之间的增益分配。因此，模拟输入信号ain的振幅的指示不是直接从模拟输入信号ain确定的，而是可以从输入信号的转换数字表示(即，数字转换型式)dt确定的。与原本可能需要的耦合到模拟输入信号本身的模拟电平或包络型检测器相比，所涉及的主要数字信号处理更好地适于在小几何结构集成电路上实施。

数字输出信号dout当然是模拟输入信号的数字化型式，从该模拟输入信号的数字化型式可以导出输入信号的振幅的指示，从而可以导出增益分配控制的指示。然而，在许多应用中，所施加的产生数字输出信号dout的处理可以涉及信号处理延迟。例如，考虑所需的数字输出信号dout是基本音频采样频率fs或基本音频采样频率fs的相对较小的倍数(例如，8.fs)的多位脉冲编码调制(pcm)字。在这样的情形中，第二转换器202可以包括一个抽取器，以将采样频率降低到所需的频率，且这通常将涉及对低通滤波器量化噪声进行滤波。在这样的情况下，第二转换器202可以具有固有信号处理延迟，以及可能地一些计算延迟。替代地，在一些情况下，例如，在数字麦克风应用中使用时，可能需要单个位输出。数字信号dout则恰是一个两电平信号，且需要一些抽取或低通滤波来增加字长，以允许再次施加增益控制，导致信号处理延迟。此信号处理延迟是可接受的，且确实是产生具有优等的质量(例如，信噪比)的数字输出信号dout所必需的。然而，对于动态范围扩展，增益分配块204必须快速响应于输入信号ain振幅的任何增加，以避免信号限幅。上文所指的处理延迟可能意味着，由时间编码块202产生的数字信号(例如，整体输出dout或甚至来自调制器403的输出do)不适合用于增益分配控制。

因此，在本发明的实施方案中，输出路径中的调制器403(例如，第一pwm-数字调制器)可以被适当地设计，以实现主数字输出dout的所需性能和格式，而辅助调制器203(例如，第二pwm-数字调制器)被适当地设计，以产生指示可以用于增益分配控制的输入信号ain的振幅的信号。例如，与第一调制器403相比，辅助调制器203可以用较低的延时(即，在将时间编码信号转换成数字信号中所涉及的整体延迟)产生数字信号。附加地或替代地，辅助调制器203可以产生比从调制器403输出的信号do更低的分辨率信号st。稍后将参考图8和图9描述辅助调制器203的实施例。

图4b例示了根据本发明的一个实施方案的具有动态范围扩展的模拟数字转换电路400，且更详细例示了增益分配块204的一个实施方案。在此图中，与参考图2和图4a所描述的部件类似的部件给出了相同的附图标记。

在此实施方案中，增益分配块204的控制器405包括可变增益元件406，该可变增益元件406将辅助调制器203的输出信号st乘以第二转换增益设置go。由于go是第一转换器的第一转换增益gin(忽略信号缩放因子)的逆，所以这补偿转换增益gin，以产生代表输入信号ain的信号ainx。注意，在提供第二转换增益go的控制器405的输出和增益元件406之间可以存在一些延迟(未例示)来匹配通过第一转换器201和辅助调制器203的任何处理延迟，以将施加到信号st的第二转换增益设置go的改变与由gin的对应改变所影响的信号到达时间同步，从而避免由于失配的增益补偿造成的伪像。

信号ainx被输入到包络检测器407中，以产生包络信号aine。该包络检测器可以包括一个绝对值模块(未示出)，用于在包络检测之前确定信号的幅度(例如，通过仅仅丢弃符号位)。包络检测器407可以被配置为使得启动系数是相对快速的，以便增益分配块204可以迅速响应输入信号ain振幅的任何增加，从而减小施加到输入信号ain的增益gin，且避免增益的输入信号am使pwm调制器401饱和。包络检测器407也可以被配置为具有相对较慢的衰减系数，因为可能期望的是，避免增益在与感兴趣的信号类似的频率处快速变化，以避免可能的可听伪像。在一些实施方案中，包络检测器407可以在检测的振幅电平的任何减小之间施加延迟，且出于类似的原因减小包络值。该包络检测器还可以包括某个频率相关的预加重功能或相位超前，以放大快速信号边沿，以便gin的调整可以预期这样的边沿，并且在快速回转输入信号到达增益元件402之前减小施加的增益gin，而不管环路中的任何处理延迟如何。

包络信号aine是输入信号ain的包络的表示。在此实施方案中，包络信号aine的值通过乘法器408按值dmax的逆缩放，其中dmax表示adc500的最大输出振幅。结果是第二转换增益设置go。然后可以通过倒数块409将第一增益设置gin导出为第二增益设置go的倒数。这给出了使第一转换器201的动态范围最大化的第一增益设置gin。然而，如下文将描述的，在一些实施方案中，例如，当参考图6描述的pwm调制器401被实施在第一转换器201中时，可以不明确地计算出增益信号gin，且可以将增益设置go输入到第一转换器201和第二转换器202内。

在一些实施方案中，不是首先将go计算为aine/dmax然后将gin导出为1/go，而是可以首先将gin计算为dmax/aine然后将go导出为1/gin。gin(或go，如果go首先被计算出)的值可以被限制到最大值和/或最小值，例如，以避免过多的模拟硬件要求，以便实现模拟增益的范围。

图5例示了适合于第一转换器201(即，时间编码块)的电路500的一个实施例。在此实施例中，第一转换器201包括具有可变增益的pwm调制器401。

模拟输入信号ain经由可变阻抗元件501输入到运算放大器502的反相输入“-”，该可变阻抗元件501的阻抗可以根据增益信号gin的值变化，该运算放大器502使其非反相输入“+”连接到参考电压，在此情况下参考电压是接地。在第一运算放大器502的输出和反相输入之间设置具有电容的负反馈回路，以便运算放大器502用作积分器。

第一运算放大器502的输出被输入到比较器503中，该比较器503具有被连接以接收参考信号vref的第二输入端，该参考信号vref可以是周期性时变参考信号，例如三角形信号或锯齿信号。比较器503比较两个比较器输入信号，并且输出脉冲调制输出信号dt，如本领域技术人员将理解的。与模拟输入信号ain的最大频率相比，周期性时变参考信号vref应具有相对高的频率，例如vramp的频率(即，pwm采样频率fpwm)可以是大约3mhz的量级，使得输入模拟信号ain在信号vramp的一个周期期间不显著变化。

在输出信号dt和第一比较放大器503的输入之间还提供反馈路径，以便第一运算放大器502充当积分误差放大器。参考电压vrp和vrm可以被用来提供将要被反馈到第一运算放大器502的适当信号电平的干净信号，且第二可变阻抗元件504可以被实施为响应于信号gin来调整反馈信号的增益。此可变阻抗元件可以是除了可变阻抗元件501之外附加的，或可以替代可变阻抗元件501。转换器的转换增益(以比如说百分比占空比/伏特为单位)因此是可变阻抗501和504的比率与vrp和vrm之间的电压差的值的函数。替代地，此转换增益通过乘以波形vref的周期可以以比如说纳秒/伏特为单位表达。

优选地，反馈开环增益带宽是高的，以便音频频率下的开环增益是高的，因此输出脉冲群准确地表示输入信号。为了维持稳定性，输出脉冲频率必须大于此循环带宽的π倍。然而，在较高频率下操作将通常需要涉及对运算放大器502和比较器503的更高速度要求。在vrp和vrm之间切换也需要一些功率。然而，与用大驱动晶体管驱动低阻抗负载的d类功率放大器相比，此切换功率很小。因此，不是对于功率放大器常见的384khz左右，3mhz左右的频率fpwm可能是性能和功率之间的很好的折中。

如图所示，如果比较器503是一个接收具有固定循环周期的斜坡波形vref(例如，锯齿波形)的标准比较器，则调制器202将是输出pwm信号(诸如，图3a中例示的dt1)的固定频率pwm调制器。来自这样的比较器的输出可以被输入到一个单稳态多谐振荡器中，以生成尖峰编码的、固定频率pwm信号，诸如在图3a中例示的dt2。如果vref是三角形波形而不是锯齿波形，则将产生类似于图3b的dt3的输出。比较器503可以代替地被实施为这样的比较器：其中比较器503将来自放大器502的输入与固定参考值vref比较，且当该输入超过参考值时该比较器输出固定宽度的脉冲，以产生pwm信号，诸如图3c中例示的dt4。该比较器也可以在固定宽度脉冲的前边沿或下降边沿处生成尖峰，以提供类似于图3c中的dt5的可变频率尖峰输出。

参考电压vrp和vrm可以是恒定的。然而，在一些实施方案中，这些参考电压可以被调制，以响应于gin来提供至少一些增益调整。较大的参考电压将降低增益，因此这些参考电压应根据1/gin(即，根据go)而被调制，因而gin的明确计算在这样的实施方式中可能不是必须的。

经由阻抗元件504反馈的信号将与转换器输出dt同步地在vrp和vrm之间切换。vrp和vrm的任何误差或非有意的变化将在输出dt(可以被称为输入)中产生误差，作为输入信号ain中的类似变化或误差。因此，良好地控制所述参考电压是重要的。然而，输出信号dt中的所有信息以其边沿的定时而不是振幅(即，相对于图3所提到的电平a1和a2)被传送。因此，在许多实施方案中，dt可以在相对嘈杂的或控制不佳的数字供应电平之间切换，只要这样的供应的噪声或变化不大到破坏逻辑高和逻辑低之间的阈值的交叉的交叉定时。

在一些实施方案中，比较器503可以不接收周期性信号vref，而是代替地可以是迟滞比较器，当该比较器的输入达到第一限值时，比较器503切换到一个输出状态(比如说，输出高)，并且在输入达到第二限值(相差电压δv)之前保持那个状态，此时输出状态再次改变。此类型的自振荡调制器将产生诸如图3d中例示的pwm波形。假设501和504的电阻都等于值rint，且反馈电容器的值为cint，且vrp＝-vrm＝vr，则积分器输出将根据dt的状态而线性斜坡变化，其中在一个方向上，斜坡速率为

(vr-ain)/rintcint，

且在另一个方向上，斜坡速率为

(ain+vr)/rintcint。

因此，输出脉冲宽度w1将与δv.rintcint/(vr-ain)成比例，且输出脉冲宽度w2将与δv.rintcint/(ain+vr)成比例。因此，

w1-w2＝2.δv.rintcint.ain/(vr²-ain²)。

w1+w2＝2.δv.rintcint.vr/(vr²-ain²)，以及

w1-w2/(w1+w2)＝ain/vr，

即，任何连贯的成对的高脉冲和低脉冲之间的占空比与输入信号ain成比例，不管从一对脉冲到下一对脉冲的总时间的变化如何。

在一些实施方案中，迟滞δv可以根据调制器的输入信号或输出信号而被调制，以减少pwm采样速率(即，pwm载波频率)的随信号的变化，因此控制由载波频率以及其倍数附近的分量的混叠引起的可能问题。暂时回到图4a，可以基于信号st而不是基于ainx执行此迟滞控制，以便依赖于转换器的输出dt，该输出dt本身是转换器201的输入信号am的数字表示，而不是输入ain的数字表示。

图6例示了可以用作根据本发明的一个实施方案的第一转换器201的pwm调制器401的一个替代实施方案。在此实施例中，模拟输入信号ain被输入到比较器601的第一输入。时变周期性参考信号vref(其可以例如是振幅为hramp的锯齿信号)由斜坡信号生成块602生成，并且被输入到比较器601的第二输入。比较器601的输出在每个工作循环周期中的、斜坡变为等于输入信号ain的点处改变，导致包括宽度线性依赖于ain的脉冲的输出时间编码pwm信号dt，如本领域技术人员将理解的。

时钟信号framp可以以恒定频率fpwm输入到斜坡信号生成块602，以定义工作循环周期。时钟信号framp的频率可以例如为3mhz的量级，如上文所讨论的。

斜坡信号生成块602的第二输入接收转换增益设置，以设置参考波形的电压偏移hramp。输入信号ain的满量程范围等于hramp，即，转换增益与hramp成反比例。因此，所接收的转换增益设置参数可以是gin，然后从gin反比例地导出hramp。替代地，所接收的增益设置可以是go，且与go成比例地导出hramp，因为此go等于1/gin。

与模拟输入信号ain进行比较的参考信号vref的偏移hramp的更改更改了调制器的转换增益。因此，在一些实施方案中，响应于gin或go对hramp的这样的调整可以补充或替换其他模拟增益元件，诸如，可变阻抗元件或在前的可变增益放大器级。

图7a例示了可以用作根据本发明的一个实施方案的时间解码块或第二转换器204的电路的一个实施例。图7a中例示的转换器可以被用来解码固定频率pwm信号，诸如参考图3a例示的。时间编码信号dt被输入到pwm-数字调制器403中，该pwm-数字调制器403包括受控振荡器701，该控制振荡器701在此实施方案中是压控振荡器(vco)。当时间编码信号dt为高时，受控振荡器701输出一个频率fhi，且当时间编码信号dt为低时，输出另一个较低的频率flo。当dt为高时，一个电压vhi可以被施加到vco701，且当dt为低时，电压vlo可以被施加到vco701。因此，vco701的输出信号fout在这两个不同频率fhi和flo之间变化，且被输入到计数器702内。例如，fhi可以是300mhz，且flo可以是100mhz。

在一些实施方案中，所述频率之一可以为零。换句话说，可以在dt的一个极性的脉冲宽度期间临时选通vco振荡。

如上所述，该受控振荡器可以方便地包括一个压控振荡器(vco)。在图7b中例示了一个合适的压控振荡器的一个实施例。然而应注意的是，该受控振荡器并非必须是线性vco，在线性vco中频率在工作范围内随电压大体上线性缩放，它可以例如仅仅是基于dt的状态来产生不同频率(fhi和flo)的任何受控振荡器。例如，在另一个实施方案中，受控振荡器701可以包括一个基于时间编码信号dt的状态由一个电流i1或由电流i1+i2馈送的cmos环形振荡器，如图7c中例示的。该受控振荡器可以是数字受控振荡器，例如，在数字受控振荡器中一个或多个级的延迟是变化的。图7d例示了一个环形振荡器，在该环形振荡器中施加到每个节点的驱动强度可以通过激活与一个正常反相器并联的三稳态反相器来改变。通过激活并联的反相器，每个节点上的负载电容和寄生电容很大程度上未改变，但是驱动强度增加，导致振荡频率的增加。在dt转变时维持残留相位是重要的，因此在该振荡器中每个节点的状态和每个点的有效相位需要在切换dt时不被干扰太多，但是如上所述的电路可能设计有足够小的改变。注意，为了便于解释，将参考vco来描述以下实施方案，但是将意识到，可以使用诸如上文所讨论的其他变体。

返回图7a，数字计数器702在由所施加的参考时钟信号fref的频率定义的特定周期内对vco701的输出信号fout的振荡次数进行计数。对于固定频率pwm信号，此参考时钟信号fref可以被设置为等于pwm循环的频率fpwm，且可以例如为3mhz左右的量级。在时钟信号fref的一个周期期间由计数器702产生的计数值ct将取决于输入时间编码信号dt在高状态中所花费的持续时间，因此与输入时间编码信号dt花费在低状态的持续时间相比，具有较高频率的vco输出fhi。计数值ct因此与所接收的pwm信号(即，时间编码信号dt)的工作循环相关，且可以作为数字信号输出。

例如，如果时钟信号fref具有3mhz的频率，且从vco701输出的高频率和低频率分别为300mhz和100mhz，则稳态100％高占空比将导致100的预期平均计数值，且稳态100％高占空比将导致33.3的预期平均计数值。计数值将在这些值之间随占空比线性地缩放。在计数器702内或可选地经由单独的处理块(未示出)可能存在一些处理，以将计数值ct重新回到中心位置或归一化到方便的范围。

转换增益也直接取决于vco频率fhi和flo之间的差异。为了说明制造变化或温度相关变化等，可以存在馈送有参考电压的一个或多个参考vco，例如提供给vco701的相同的高电压vhi和低电压vio，以便提供可以被用来使计数器702的输出归一化的至少一个参考计数值。替代地，可以使用馈送有期望频率fhi和/或flo的伺服环路中的参考vco来提供对vhi或vio或某些其他公共偏压的适当调整。

vco振荡频率通常将不是fref的整数倍。因此，存在一个误差，该误差可能被认为是在参考信号fref的一个给定周期中由输出信号fout的仅一个部分循环的发生所产生的量化噪声。然而，与每个fref周期被复位并且丢失这样的信息的简单计数器不同，在基于受控振荡器的电路中，该误差继续存在(carryover)，并且被记住且作为振荡到下一个fref周期的相位超前，而不是部分循环被截短和丢失，所以在许多fref循环内的累积计数或平均计数是d.c.准确的。因此，此量化噪声是一阶噪声，该一阶噪声被成形为以较高频率而不是以较低频率出现。换句话说，虽然当仅观察到计数器输出的一个采样时该量化将是明显的，但是当多个采样被平均时噪声将达到平均数。

然而，如果例如vco高频率的d.c.电平使得每个fref周期存在一个1/1000的额外循环，则fref的999个循环将给出相同的计数，且每第1000个循环将给出一个额外计数增量。这将出现在输出处，作为等同于比如说3mhz/1000＝3khz的脉冲群，给出3khz的音调和谐波。落入音频带内的其他音调可以通过其他d.c.信号或a.c.信号(包括输入pwm载波的边带)类似地生成。

为了避免这样的效应，如在一般δ-σ调制领域中已知的，抖动信号可以被添加到vco的输入，以使计数序列随机化，从而避免这样的伪信号带信号，且有助于获得比对应于平均计数值的有效分辨率更大的有效分辨率。此抖动信号可以被生成为在信号带中具有相对小的功率，且在较高频率下具有较高的功率，且具有计数器输出的几个或许多个lsb的振幅。因此，虽然改善信号带中的噪声性能，但是抖动信号将调制计数信号，使得它在任何单个给定的fref周期内不再如此准确。每个个体采用中的这样的误差不对转换器202的输出造成任何质量问题，这是因为数字输出dout可以从计数器值(根据需要，其可以是抽取的计数器值)的较长期平均值准确地导出。然而，这意味着，不能够在逐个样本的基础上使用计数器702的输出来监控具有低延时的输入信号的振幅。因此，针对信号带质量优化了转换器202，且转换器202输出将不适合用于控制增益的分配。

如上文所解释的，以与常规一阶δ-σ转换器类似的方式，第二转换器204的简单的vco和计数器实施方案以较高频率下的额外量化噪声为代价来降低信号频带中的量化噪声。对于需要更好的信号带信噪比二阶(或更高阶)的实施方案，第二转换器204可以包括基于二阶vco的结构，如本领域技术人员将理解的。

这样的结构以中等频率下甚至更大的量化噪声(即，需要较更锐利的下游滤波器截止)为代价提供信号频带中的降低的量化噪声，因此致使它们甚至更不适合于在动态范围扩展的控制中使用。

在一些实施方案中，fref可以不等于fpwm。为了降低静态功耗，fref通常被选择为尽可能低到足以提供稳定性和充足的环路增益来抑制信号带失真。用来复位和传送计数器输出的“采样频率”fref可以有利地大于fref。如通常在δ-σ调制领域中已知的，可以通过以较高的采样频率操作来降低量化噪声，同时计数器和相关联的数字操作消耗相对小的功率。可能优选的是，以不是fpwm的简单倍数的频率操作fref，从而减少由pwm载波和边带分量的混叠造成的问题。注意，计数器的“采样”操作实际上是在一个周期内对vco循环的数目的积累或平均，因此fref时钟相对于fwpm时钟ck的精确定时不重要：在一个计数器输出采样中错过的任何一个循环将在下一个计数期间被捕获，且计数在下游的低通抽取器过滤中全都被有效地近似地加在一起。

如果数字输出信号仅需要达到特定输出分辨率，则仅需要从计数器702提取最高有效位(msb)。然而，在此情况下，为了提供横跨多个循环平均的益处，仅最高有效位应被复位信号复位。由未被复位的较低有效位表示的量化噪声然后出现在与部分循环量化噪声类似地噪声成形的输出处。

在某些情形下，来自计数器702的输出ct可以被用作来自pwm-数字调制器206的输出信号do。然而，在一些实施方案中，调制器403可以包括抽取器703等，用于降低从时钟信号fref的速率输出的计数器的采样速率。这样的抽取器可以包括低通滤波器或类似物，因此将在许多时钟循环内使信号平均，从而去除上述计数器量化噪声和任何高频添加抖动分量。由抽取器703产生的数字输出信号可以例如是具有音频采样频率或其相对小的倍数的多位pcm字。

数字输出信号do可以被输入到数字乘法器704中，以将该信号乘以转换增益设置go，从而补偿动态范围扩展的影响并且产生表示模拟输入信号ain的常规数字信号。

在一些实施方案中，抽取器703可以不存在(或可以定位在增益元件704之后)，且可以在任何抽取之前在来自计数器702的输出上执行此增益调整。然而，以降低的采样速率在所抽取的信号上执行乘法通常更有效率。

在一些实施方案中，数字乘法器704的输出dmx可以提供所需的数字输出信号dout。然而，在一些实施方案中，可以存在进一步的信号处理，以提供所需的输出信号。例如，如图7a中例示的，增益调整数字输出信号dmx可以被输入到δ-σ调制器705中，以将该信号重新调制成脉冲密度调制流，该脉冲密度调制流被输出作为数字输出信号dout以供下游使用，例如用于以简单的一位串行格式沿着一个电缆从麦克风传输到设备，诸如蜂窝电话。

参考图7a例示的第二转换器403特别适合于解码固定频率pwm信号，诸如在图3a中被例示为dt1。vco701也可以被配置为在由时钟信号确定的工作循环周期的开始处输出高频fhi，然后当检测到一个合适的上升边沿或下降边沿时改变到低频，从而用尖峰编码pwm信号(诸如，图3a中例示的dt2，或替代地图3b的双边沿调制信号dt3或图3c的固定接通时间信号dt4或dt5)操作。

为了对一个波形(诸如，图3d中例示的可变周期波形dt6)进行时间解码，应注意，虽然有效pwm采样周期w1+w2在循环之间变化，但是该信号在每个循环中仍由占空比(w1-w2)/(w1+w2)准确地表示，因此如果计数器702在这些可变周期中的每个周期的结束处被读取和被复位，则该信号将是逐个循环准确的。然而，通常期望以恒定的采样速率提供数字输出信号dout。如果以恒定的采样速率读取和复位计数器702，则甚至对于恒定的或缓慢变化的信号，也会在输出中存在样本之间的变化：然而，计数的长期平均(表示平均工作时间)仍将准确地表示随着时间推移的平均信号值。然而，pwm采样频率随信号而变化的范围和输出采样速率可能需要相对于彼此设计，使得pwm载波和边带的谐波不会落在它们可能被混叠到信号频带内的频率处。

对于其他非均匀采样时间编码信号格式，可以例如从如图3c中例示的恒定接通时间转换导出类似的方案。

返回图4a，从ain通过第一转换器201和第二转换器202以及任何进一步处理到dout的信号链必须被设计成使整体分辨率和噪声频谱优化。通常，由第二转换器202提供的分辨率和/或这样的块中固有的信号处理延迟意味着，输出信号dout乃至中间信号do不适合用于动态范围扩展的增益分配控制。如上所述，增益分配块204需要迅速响应输入信号ain电平的任何增加，因此应以相对低的延时来产生输入信号ain的任何数字表示。图7a中例示的pwm-数字调制器403可能不会提供一个适当低的延时和/或一个合适分辨率的信号，且可能不是可修改的，从而提供更合适的信号而不损害主信号路径的性能。此外，施加到vco以避免音调问题的抖动的使用意味着，个体逐个采样计数值不是信号dt的准确表示。因此，在本发明的实施方案中，增益分配块204包括辅助时间解码调制器203，该辅助时间解码调制器203可以是第二pwm-数字调制器。因此，在一些实施方案中，增益分配块的输入信号dt可以被耦合到第一转换器201的输出，以接收pwm信号，例如，直接地而没有任何中间处理，且增益分配块204可以使用所接收的pwm信号dt以用于增益分配控制。因此，用于增益分配控制的信号dt独立于第二转换器202。

图8例示了根据本发明的一个实施方案的辅助时间解码调制器203的一个实施例。通常，辅助时间解码调制器203可以以与时间解码调制器403相比在噪声性能且可能地关于分辨率方面的宽松约束来操作，和/或可能地以较低延时来操作。因此，辅助时间解码调制器203可以使用通常更简单的但可能地更快的和/或更不准确的转换过程来产生代表dt的时间解码信号st，该dt代表增益调整的模拟输入信号am。

在此实施例中，辅助时间解码调制器203可以包括计数器801。时间编码信号dt可以被提供给计数器801的第一输入in1，该第一输入in1可以是一个使能输入，以便例如当信号为高时启用该计数器，或例如当信号为低时禁用该计数器。第一个高速率时钟信号fmck也在计数器输入mck处被输入到计数器801内，以使得当dt为高时，该计数器(当被启用时)在每个mck周期时使计数器递增(或递减)。第二时钟信号fpck被提供给一个复位输入以定义一个计数周期。当该时间编码信号是固定频率pwm信号时，第二时钟信号fpck可以具有与pwm信号相同的频率fpwm，例如约3mhz。

第一时钟信号fmck具有的频率比第二时钟信号fpck的频率大一个足以给出期望的输出分辨率的量，例如，对于比如说3mhz的fpck，fmck为300mhz的量级，以给出100的量级的最大计数。与计数器701的输出相反，不存在对所得到的量化噪声的噪声成形来改善信号带的信噪比，如上文关于图7a所讨论的，但是也可以不存在添加到dt的抖动，因此对于给定的fpck循环，计数可以更准确。

因此，每当计数器801被启用时，例如当时间编码信号dt为高时，计数器801对fmck时钟脉冲的数目进行计数。在参考信号fpck的每个循环之后，计数器块输出在那个周期期间已经计数的时钟脉冲的数目作为信号st，从而给出时间编码信号dt中的脉冲的宽度的测量。

计数器801可以代替地被配置为升/降计数器，因此在第一输入in1处提供的信号可以在使计数值递增和递减之间反复(toggle)。因此，在一个周期中的计数值将对应于pwm信号dt中的高信号电平和低信号电平的周期的持续时间之间的周期差异。

因此，通常，第二时间解码调制器203可以包括一个计数器，该计数器在由pwm信号的一个或多个脉冲定义的间隔期间确定一个时钟信号的周期(即相关的信号转变之间的周期)数目的计数，如上文关于图3所讨论的。

图9例示了用于通过测量占空比(即，(w1-w2)/(w1+w2))来对一个波形(诸如，图4d中例示的dt6)进行时间解码的辅助或第二时间解码调制器403的一个实施方案。图9的电路包括一对计数器901和902，该对计数器分别在dt为高或为低时被启用。这些计数器在比如说dt6的从低到高的每个转变的前沿上被采样或被复位，因此在一个高脉冲的开始和下一个高脉冲的开始之间的间隔内生成计数，这些计数c1和c2对应于宽度w1和w2。这些计数可以如图所示被添加或被减去，以提供c1+c2和c1-c2，然后可以通过除法块903将c1-c2除以c1+c2以提供输出st。st将是以随当前的和先前的历史而变化的间隔计算出的，每个输出采样在一个相应的可变时间间隔内表示该信号。

在一些实施方案中，信号dt可以包括不止一个信号线。第一转换器可以输出一个差分逻辑信号，包括两个互逆的物理输出。这些物理输出中的一个或两个可以被用来驱动单个vco。然而，每个可以被用来驱动一个单独的vco，该单独的vco驱动一个单独的计数器，该单独的计数器的输出可以被减去以给出一个净输出信号。

图10a例示了信号dt包括携带信号dt的不互逆的分量的两个信号线的一个实施方案。所示出的电路类似于图5的电路，其中输入ain馈送到包括一个运算放大器的积分器的虚拟接地，在此它与一个基于数字pwm或时间编码输出信号的反馈信号进行比较。然而，积分器输出被耦合到两个比较器而不是一个比较器，在此它与两个不同的斜坡(可能是逆波形)进行比较，因此所述比较器通常在不同的时间处切换。因此，如通过图10b中的示例波形可以看到的，时间编码信号现在包括两个信号dta和dtb，这两个信号不仅仅是彼此的互逆的等同物。这些可以被传递到第二转换器，所述第二转换器可以包括相应的vco和计数器，如图所示，且可以减去计数器的输出以提供一个净数字信号。

在一些实施方案中，信号dt的两个状态可以由电流而不是电压表示。在一些实施方案中，信号dt的两个状态可以由其他变量表示，所述变量诸如是由第一转换器201中的由两电平信号d(它本身是时间编码信号)馈送的受控振荡器1101所生成的两个不同频率fhi和flo，如图11中例示的。dt的值仍由两个不同频率之间的转变之间的时间间隔表示，但是此频域表示简化了下游时间-数字转换，这然后可以由简单的计数器801来执行，诸如，参考图8所讨论的。计数器801复位所使用的时钟信号fpck也可以从转换器204内使计数器复位所使用的时钟信号fref导出，或可以是倍数频率或约数频率，或可以是不相关的频率。

图12例示了adc可以以两种模式操作的一个实施方案。在第一模式中，adc可以根据上文所描述地操作，即将输入信号ain转换成输出数字信号dout，其中增益分配块204操作以控制用于动态范围扩展的增益分配。在第二模式中，第一转换器201可以操作，但是第二转换器202未被激活。在此第二模式中，转换器201的输出由块204监控，块204被用来辨别输入信号ain是否含有任何有用信息，例如语音信号而不是环境噪声的存在。当检测到存在有用信息时，则如图所示经由线en激活第二转换器202。因此，可以实现具有较低功率的待机模式。

在此待机模式中，增益分配块204仍可以为第一转换器提供增益调整，以实现最佳灵敏度并且减少由噪声产生的误触发，或它可以禁用这样的计算以节省功耗。

在待机模式中，也可以通过如图所示的控制线mode来调整第一转换器201的偏置或配置。例如，放大器或比较器的偏置电流可以在以噪声或失真为代价的情况下而被降低。调制器拓扑也可以通过信号路由的合适切换来重新配置，例如从图5的闭环拓扑改变成图6的开环拓扑，从而允许在此模式中使运算放大器502掉电以进一步降低功耗。也可以降低pwm采样速率来节省功率，例如，通过对施加的时钟进行下分频，或在迟滞转换器的情况下通过更改施加的迟滞的值。

如本文所描述的模数转换电路可以用在许多不同的应用中。特别地，所述转换电路可以用在mems麦克风电路中，用于接收驱动音频换能器(诸如，头戴式受话器、耳麦或耳机)或车载换能器或主机设备的音频信号。本发明的实施方案可以适用于主动噪声消除电路，或可以被布置为音频和/或信号处理电路的一部分，例如可以被提供在主机设备中的音频电路。根据一个实施方案的模数转换电路可以被实施为集成电路，且可以被实现在主机设备中，尤其是便携式和/或电池供电的主机设备，例如移动电话、音频播放器、视频播放器、pda、移动计算平台，例如膝上型计算机或平板计算机和/或游戏设备。

如本文所使用的术语“块”指的是可以通过一个或多个电路部件实施的并且可以例如包括专用电路系统的功能单元或模块。一个块可以附加地或替代地包括一个或多个例如在通用处理器或适当编程的fpga阵列等上运行的软件模块。包括用于这样的软件模块的指令的计算机可读代码可以被存储在任何合适的非暂时存储介质(诸如，合适的存储器，可以例如是某个一般设备存储器)内。一个块的多个部件不必在物理上位于同一处，且一个块的多个部件在一些应用中可以与另一个块的多个部件共享。

应注意的是，上述实施方案例示而不是限制了本发明，且在不脱离随附的权利要求的范围的情况下，本领域的普通技术人员将能设计多种替代实施方案。词语“包括”不排除在权利要求中列出的那些元件或步骤之外的元件或步骤的存在；“一”或“一个”不排除多个；且单个特征或其他单元可以实现权利要求中列举的数个单元的功能。另外，术语“增益”不排除“衰减”，反之“衰减”也不排除“增益”。权利要求内的任何参考数字或标注不应被解释为限制它们的范围。