本专利文件中阐述的技术大体上涉及电路设计且更具体来说涉及一种被配置成用于以多个电压及/或频率范围运行的延迟缓冲器(delaybuffer)。
背景技术：
：：电路设计技术的提高已使得超低(ultralow)电压应用能够不断改善。经改善的电路元件的发展可进一步改善超低电压电路。技术实现要素：本发明实施例公开一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器。所述可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在第二时间延迟范围内将所述输入信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。附图说明结合附图阅读以下详细说明，会最好地理解本发明的各个方面。应注意，根据本行业中的标准惯例，各种特征并非按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。图1a是根据某些实施例的示例性可选择延迟缓冲器的示意图。图1b是根据某些实施例的可选择延迟缓冲器110的替代示意代表形式，其说明信号输入端子130、信号输出端子132、及选择输入端子128。图2a是根据某些实施例的另一示例性可选择延迟缓冲器的示意图。图2b是根据某些实施例的可选择延迟缓冲器210的替代示意代表形式，其说明信号输入端子230、信号输出端子232、及选择输入端子228。图3a及图3b是根据某些实施例利用可选择延迟缓冲器的示例性同步超大规模集成(vlsi)逻辑电路的示意图。图4a及图4b是根据某些实施例利用可选择延迟缓冲器的另一示例性同步超大规模集成逻辑电路的示意图。图5是根据某些实施例用于针对选择可选择延迟缓冲器中的延迟路径而产生控制信号的示例性控制信号产生电路的示意图。图6是根据某些实施例的已配置有可选择延迟的示例性逻辑元件的示意图。图7是另一示例性可选择延迟缓冲器的示意图。图8是根据某些实施例绘示在同步电路中对延迟路径进行调谐的示例性方法的工艺流程图。附图标号说明110、210：可选择延迟缓冲器；112、212：固定延迟部；114、214：可调节延迟部；116：第一延迟段；118：第二延迟段；120：段选择开关；122：延迟元件；124：p型金属氧化物半导体场效晶体管(pmosfet)/通过门/pmos通过门；126：n型金属氧化物半导体场效晶体管(nmosfet)/通过门/nmos通过门；128、228：选择输入端子；130、230：信号输入端子/输入端子；132、232：信号输出端子/输出端子；215：第一延迟段/延迟段；216：第二延迟段/延迟段；217：第三延迟段/延迟段；218：第四延迟段/延迟段；219：第五延迟段/延迟段；220：段选择开关/n×1多路复用器；300：示例性同步超大规模集成逻辑电路/逻辑电路/示例性逻辑电路/电路；310、410：第一记忆元件(触发器)/第一记忆元件；312、412：第二记忆元件(触发器)/第二记忆元件；314、414：反相器；316、416：缓冲器；318、418：可选择延迟缓冲器/延迟缓冲器；400：示例性同步超大规模集成逻辑电路/示例性逻辑电路/电路；415：与门；500：示例性控制信号产生电路；502：示例性可选择延迟缓冲器；504：延迟段部；505、609：输出端子；506：段选择开关；508：比较器电路；510：可选择延迟缓冲器/信号产生器电路；600：示例性逻辑元件；602：逻辑门；604：可选择延迟部；605：第一可选择延迟缓冲器；606：第一延迟段部；607：第二可选择延迟缓冲器；608：第二延迟段部；610：第一段选择开关/段选择开关；612：第二段选择开关/段选择开关；700：示例性可选择延迟缓冲器/可选择延迟缓冲器；702：第一延迟段；704：第二延迟段；706：第一延迟缓冲器元件/缓冲器元件；708：第二延迟缓冲器元件/缓冲器元件；710：第三延迟缓冲器元件/缓冲器元件；802、804、806、810、812、814、816：操作；a：第一输入信号；b：第二输入信号。具体实施方式以下公开内容提供用于实作所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开内容。当然，这些仅为实例且不旨在进行限制。举例来说，以下说明中将第一特征形成于第二特征之上或第二特征上可包括其中第一特征及第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成有附加特征、进而使得所述第一特征与所述第二特征可能不直接接触的实施例。另外，本公开内容可能在各种实例中重复参考编号及/或字母。此种重复是出于简洁及清晰的目的，而不是自身表示所论述的各种实施例及/或配置之间的关系。图1a是示例性可选择延迟缓冲器(selectabledelaybuffer)110的示意图。可选择延迟缓冲器110可被用在例如同步(synchronous)逻辑电路等电子电路中以帮助对时钟信号或数据信号的延迟路径进行调谐(tuning)。示例性可选择延迟缓冲器110包括固定延迟部112及可调节延迟部114。固定延迟部112包括例如缓冲器驱动器等延迟元件，当以特定电压电平运行时，所述延迟元件对经过示例性可选择延迟缓冲器110的信号提供最小固定延迟。然而，如果以不同的电压电平运行，则所述固定延迟可为不同的。示例性可调节延迟部114包括第一延迟段116、第二延迟段118、及段选择开关120。本实例中的第一延迟段116包括导电路径及例如缓冲器驱动器等延迟元件122，延迟元件122在特定电压电平情况下对经过(passingthrough)第一延迟段116的信号提供时间延迟范围。所述时间延迟范围以tmin及tmax为界。本实例中的第二延迟段118包括导电路径，所述导电路径对经过延迟段118的信号提供可忽略的延迟。第二延迟段118还包括以tmin及tmax为界的时间延迟范围，所述时间延迟范围不同于第一延迟段116的时间延迟范围。段选择开关120选择性地以一次一个的方式将第一延迟段116及第二延迟段118耦合至固定延迟部112的输入。在本实例中，段选择开关120包括两个通过门(passgate)—p型金属氧化物半导体场效晶体管(pmosfet)124及n型金属氧化物半导体场效晶体管(nmosfet)126，其中所述两个通过门的相应输入端子连接至第一延迟段116及第二延迟段118且所述两个通过门的输出端子在所述输入处一起耦合至固定延迟部112。通过门124、126各自通过由施加至选择输入端子128的选择信号提供的选择信息而启动，选择输入端子128耦合至通过门124、126的门(gate)。所述选择信息指示将第一延迟段116及第二延迟段118中的哪一者耦合至固定延迟部112。在本实例中，当所述选择信息指示逻辑零电平时，启动pmos通过门124以将第一延迟段116耦合至固定延迟部112的输入。这会造成针对可选择延迟缓冲器110的时间延迟本质上等于由固定延迟部112提供的时间延迟范围加由第一延迟段116提供的时间延迟范围。当所述选择信息对逻辑指示一个电平时，启动nmos通过门126以将第二延迟段118耦合至固定延迟部112的输入。这会造成针对可选择延迟缓冲器110的时间延迟本质上等于由固定延迟部112提供的时间延迟范围加由第二延迟段118提供的时间延迟范围。除选择输入端子128之外，可选择延迟缓冲器110还包括信号输入端子130及信号输出端子132。可选择延迟缓冲器110可用在同步逻辑电路中的数据信号路径及时钟信号路径中，以在输出端子132处产生在输入端子130处提供的信号的延迟版本。图1b中绘示的是可选择延迟缓冲器110的替代示意代表形式，其说明信号输入端子130、信号输出端子132、及选择输入端子128。可运行可选择延迟缓冲器110以在以第一电压电平运行时提供一个延迟范围且在以第二电压电平运行时提供不同的延迟范围。这可通过在以第一电压电平运行时选择延迟段中的一个延迟段且在以第二电压电平运行时选择另一延迟段来实现。图2a是另一示例性可选择延迟缓冲器210的示意图。可选择延迟缓冲器210可被用在例如同步逻辑电路等电子电路中以帮助对时钟信号或数据信号的延迟路径进行调谐。示例性可选择延迟缓冲器210包括固定延迟部212及可调节延迟部214。固定延迟部212包括例如缓冲器驱动器等延迟元件，当以特定电压电平运行时，所述延迟元件对经过示例性可选择延迟缓冲器210的信号提供最小固定延迟。然而，如果以不同的电压电平运行，则所述固定延迟可为不同的。示例性可调节延迟部214包括第一延迟段215、第二延迟段216、第三延迟段217、第四延迟段218、第五延迟段219、及段选择开关220。本实例中的第一延迟段215包括导电路径。第二延迟段216包括导电路径及例如缓冲器驱动器等延迟元件，所述延迟元件在特定电压电平情况下对经过所述延迟段的信号提供时间延迟范围。第三延迟段217包括导电路径及两个延迟元件。第四延迟段218包括导电路径及三个延迟元件。第五延迟段219包括导电路径及四个延迟元件。针对每一延迟段的时间延迟范围以唯一的tmin及tmax为界，所述唯一的tmin及tmax与针对另一延迟段的时间延迟范围不同。段选择开关220基于所接收选择信息来选择性地以一次一个的方式将延迟段215、216、217、218、219耦合至固定延迟部212的输入，所述所接收选择信息指示将哪一延迟段耦合至固定延迟部212且最终耦合至输出端子232。段选择开关220包括n×1多路复用器(multiplexer)，其中在本实例中n等于5。n×1多路复用器220受由施加至选择输入端子228的选择信号提供的选择信息控制。所述选择信息指示将延迟段215、216、217、218、219中的哪一者耦合至固定延迟部212。在本实例中，所述选择信息包括施加至选择输入端子228的三个信号。当所述选择信息指示特定延迟段时，此延迟段耦合至固定延迟部212的输入。这会造成针对可选择延迟缓冲器210的时间延迟本质上等于由固定延迟部212提供的时间延迟范围加由所述所选择延迟段提供的时间延迟范围。除选择输入端子228之外，可选择延迟缓冲器210还包括信号输入端子230及信号输出端子232。可选择延迟缓冲器210可用在同步逻辑电路中的数据信号路径及时钟信号路径中，以在输出端子232处产生在输入端子230处提供的信号的延迟版本。图2b中绘示的是可选择延迟缓冲器210的替代示意代表形式，其说明信号输入端子230、信号输出端子232、及选择输入端子228。可运行可选择延迟缓冲器210以对五个不同的电压电平提供唯一的延迟范围。这可通过以下来实现：当以第一电压电平运行时选择所述延迟段中的一者、当以第二电压电平运行时选择所述延迟段中的第二者、当以第三电压电平运行时选择所述延迟段中的第三者、当以第四电压电平运行时选择所述延迟段中的第四者、以及当以第五电压电平运行时选择所述延迟段中的第五者。图3a及图3b是示例性同步超大规模集成逻辑电路300的示意图。所述电路包括第一记忆元件(触发器(flipflop))310及第二记忆元件(触发器)312，其中在第一记忆元件310与第二记忆元件312之间耦合有数据路径及时钟路径。所述数据路径包括反相器314，用于在第一记忆元件310的输出存储在第二记忆元件312中之前对第一记忆元件310的输出进行反转。所述时钟路径包括缓冲器316，缓冲器316用于缓冲被第一记忆元件及第二记忆元件用来使数据的存储及输出同步的时钟信号。为了确保逻辑电路300正确地运转，可需要在所述数据路径及/或时钟路径中插入延迟缓冲器，以纠正潜在的保持时间违规(holdtimeviolation)。可在各种iot(“物联网(internetofthings)”)及汽车产品中采用示例性逻辑电路300。该种应用可采用超低电压(ultralowvoltage，ulv)设计以及动态电压比例缩放(dynamicvoltagescaling，dvs)技术。由于示例性逻辑电路300可采用对动态电压比例缩放的使用，因此所述电路可需要在多种运行电压情况下正确地运行。示例性逻辑电路300包括可选择延迟缓冲器318，可选择延迟缓冲器318容许在以不同的超低电压电平运行时纠正(correction)潜在的保持时间违规(potentialholdtimeviolation)。电路的设计终止条件(signoffcondition)可通过最低运行电压确定。然而，在低电压情况下终止的电路，当以较高的电压运行时，对最大延迟路径来说可为过度设计(overdesigned)且对最小延迟路径来说可为设计不足(underdesigned)。举例来说，使用一定数目的缓冲器以在例如0.4v等较低电压情况下纠正保持违规可能会限制在例如0.5v等较高电压情况下的最大运行频率。对最小延迟路径来说，在0.4v情况下使用的延迟缓冲器可不在例如0.5v等较高运行电压情况下提供充分的延迟。在示例性逻辑电路300中使用的可选择延迟缓冲器318容许在以不同的超低电压电平运行时纠正潜在的保持时间违规，进而使得所述电路对最大延迟路径来说不是过度设计或对最小延迟路径来说不是设计不足。此可对物联网/汽车应用提供显著的功率性能面积(powerperformancearea，ppa)利益。在动态电压比例缩放环境中所采用的超低电压设计中使用可选择延迟缓冲器318能提供本质地(intrinsically)对数据路径及时钟路径的延迟进行调谐的能力作为运行电压的功能。此容许建立及保持重要时序路径得到最优化以用于多种电压状况。图3a及图3b中的实例说明可选择延迟缓冲器318可如何用于对最大延迟路径进行调谐。图3a提供当选择可选择延迟缓冲器318的第一延迟段时，在0.4v情况下运行的电路的示例性最小及最大时序特性。在本实例中，针对第二触发器的thold为4ns且针对时钟路径的最大捕捉路径时间(capturepathtime)为15ns。因此，tmin为2ns的四个延迟缓冲器318用于将数据路径中的最小数据到达时间(dataarrivaltime)设定为19ns，以确保正确的电路运行。如图3b中所示，在0.5v情况下运行的同一电路300可具有不同的时序特性。在本实例中，针对第二触发器的tsetup为4.5ns且针对时钟路径的最小捕捉路径时间为6ns。在使用选择第一延迟段的四个延迟缓冲器318的数据路径中最大数据到达时间将为19.5ns，从而为系统时钟产生为18ns的最小tclk。在本实例中，通过使用四个延迟缓冲器318中的第二延迟段，针对每一延迟缓冲器的tmax降至1.5ns，在使用选择第二延迟段的四个延迟缓冲器318的数据路径中最大数据到达时间将为15.5ns，从而为系统时钟产生为14ns的最小tclk。因此，可在较高的0.5v运行电压电平情况下采用较高的最大时钟频率，这是因为可在延迟缓冲器318中采用较短的延迟路径。作为另一实例，图4a及图4b说明可选择延迟缓冲器可如何用于对最小延迟路径进行调谐。图4a及图4b是另一示例性同步超大规模集成逻辑电路400的示意图。所述电路包括第一记忆元件(触发器)410及第二记忆元件(触发器)412，其中在第一记忆元件410与第二记忆元件412之间耦合有数据路径及时钟路径。所述数据路径包括反相器414及与门(andgate)415，反相器414及与门415用于在第一记忆元件410的输出存储在第二记忆元件412中之前对第一记忆元件410的输出进行处理。所述时钟路径包括缓冲器416，缓冲器416用于缓冲被第一记忆元件及第二记忆元件用来使数据的存储及输出同步的时钟信号。示例性逻辑电路400包括可选择延迟缓冲器418，可选择延迟缓冲器418容许在以不同的超低电压电平运行时纠正潜在的保持时间违规。图4a及图4b中的实例说明可选择延迟缓冲器418可如何用于对最小延迟路径进行调谐。图4a提供当选择可选择延迟缓冲器418的第一延迟段时，在0.4v情况下运行的电路的示例性最小及最大时序特性。在本实例中，针对第二触发器的thold为4ns且针对时钟路径的最大捕捉路径时间为15ns。因此，tmin为2ns的一个延迟缓冲器418用于将数据路径中的最小数据到达时间设定为19ns，以确保正确的电路运行。如图4b中所示，在0.5v情况下运行的同一电路400可具有不同的时序特性。在本实例中，针对第二触发器的thold为2ns且针对时钟路径的最大捕捉路径时间为10.5ns。在使用选择第一延迟段的延迟缓冲器418的数据路径中最小数据到达时间将为10.5ns，此最小数据到达时间并不够长。在本实例中，通过使用延迟缓冲器418中的第二延迟段，针对所述延迟缓冲器的tmin增加至3ns且在使用选择第二延迟段的延迟缓冲器418的数据路径中最小数据到达时间将为12.5ns。因此，通过使用延迟缓冲器418中的第二延迟段，在较高的0.5v运行电压电平情况下潜在的保持违规得到纠正。图5是用于针对选择可选择延迟缓冲器510中的延迟路径而产生控制信号的示例性控制信号产生电路500的示意图。示例性可选择延迟缓冲器502具有延迟段部504，延迟段部504具有用于以例如0.4v、0.5v、0.6v、及0.7v等四个不同的运行电压运行的四个可选择延迟段。每一延迟段被配置成在不同的时间延迟范围(即，tmin及tmax)内将输入信号传递至输出端子505。示例性可选择延迟缓冲器502还具有段选择开关506，段选择开关506被配置成基于选择信息来选择性地将所述延迟段耦合至输出端子505，所述选择信息指示将哪一延迟段耦合至输出端子505。本实例中的段选择开关506为4×1多路复用器。示例性控制信号产生电路500包括比较器电路508及信号产生器电路510。在本实例中，比较器电路508包括三个运算放大器(op-amp)，所述三个运算放大器被用作将电压源的电压电平与参考电压进行比较的比较器。在本实例中，信号产生器电路510基于所述电压源电压电平与所述参考电压电平的所述比较、利用组合逻辑(combinationallogic)来产生选择信息。在图5中还示出有表，所述表说明在产生选择信息期间在各种节点处的信号。图6是已配置有可选择延迟的示例性逻辑元件600的示意图。具有可选择延迟的逻辑单元可用于与可选择延迟缓冲器相同的目的。示例性逻辑元件600为可选择延迟双输入(2-input)与非门(nandgate)，所述可选择延迟双输入与非门包括逻辑门602及可选择延迟部604。可选择延迟部604包括第一可选择延迟缓冲器605及第二可选择延迟缓冲器607，其中第一可选择延迟缓冲器605被配置成将针对第一输入信号a的可选择延迟提供至逻辑门602且第二可选择延迟缓冲器607被配置成将针对第二输入信号b的第二可选择延迟提供至逻辑门602。第一可选择延迟缓冲器605包括第一延迟段部606，第一延迟段部606具有用于以例如0.4v、0.5v、0.6v、及0.7v等四个不同的运行电压运行的四个可选择延迟段。第二可选择延迟缓冲器607包括第二延迟段部608，第二延迟段部608具有用于以例如0.4v、0.5v、0.6v、及0.7v等四个不同的运行电压运行的四个可选择延迟段。每一延迟段被配置成在不同的时间延迟范围(即，tmin及tmax)内将输入信号传递至输出端子609。第一可选择延迟缓冲器605还包括第一段选择开关610，第一段选择开关610被配置成基于选择信息来选择性地将第一延迟段部606的所述延迟段耦合至输出端子609，所述选择信息指示将哪一延迟段耦合至输出端子609。第二可选择延迟缓冲器607还包括第二段选择开关612，第二段选择开关612被配置成基于选择信息来选择性地将第二延迟段部608的所述延迟段耦合至输出端子609，所述选择信息指示将哪一延迟段耦合至输出端子609。本实例中的每一段选择开关610、612均为4×1多路复用器。第一延迟段部606耦合至与非门的a输入且第二延迟段部608耦合至b输入，以基于所述所选择延迟段来延迟与非门输出。尽管本实例示出了耦合至与非门输入的可选择延迟部604，但在另一实例中可选择延迟部可耦合至与非门输出。图7是另一示例性可选择延迟缓冲器700的示意图。示例性可选择延迟缓冲器700在各延迟段中配置有不同类型的可选择延迟缓冲器元件。在本实例中，可选择延迟缓冲器700包括第一延迟段702及第二延迟段704。第一延迟段702包括第一延迟缓冲器元件706。第二延迟段704包括第二延迟缓冲器元件708及第三延迟缓冲器元件710。缓冲器元件706、708、710中的每一者包括多个延迟段，所述多个延迟段被配置成基于提供至段选择开关的选择信息来延迟输入信号，所述段选择开关被配置成选择性地将所述延迟段耦合至输出端子。示例性可选择延迟缓冲器700可通过利用不同类型的可选择延迟缓冲器元件来获得较大的可调谐延迟范围。图8是绘示用于同步电路中的示例性方法的工艺流程图，所述同步电路具有用于对同步电路中的延迟路径进行调谐的可选择延迟缓冲器。所述示例性方法包括将电压源的电压电平与一或多个参考电压电平进行比较(操作802)。所述示例性方法进一步包括选择可选择延迟缓冲器中的延迟段(操作804)及将所述所选择延迟元件耦合至同步电路中的延迟路径中(操作806)。将电压源的电压电平与一或多个参考电压电平进行比较可包括基于所述电压源电压电平与参考电压电平的所述比较来产生选择信息(操作810)。选择可选择延迟缓冲器中的延迟段包括：当所述电压电平比较指示使用可选择延迟缓冲器中的第一延迟段时，选择所述第一延迟段(操作812)；当所述电压电平比较指示使用所述可选择延迟缓冲器中的第二延迟段时，选择所述第二延迟段(操作814)；以及当所述电压电平比较指示使用所述可选择延迟缓冲器中的另一延迟段时，选择所述另一延迟段(例如，在存在附加延迟段时包括最终延迟段的任何附加延迟段)(操作816)。延迟路径可为数据信号传播路径。所述延迟路径可为时钟信号传播路径。所述将电压源的电压电平与一或多个参考电压电平进行比较可包括：以与图5中的实例中所绘示的方式相似的方式、利用包括多个运算放大器的比较器电路将所述电压源的电压电平与所述一或多个参考电压电平进行比较。所述选择第一延迟段及所述选择第二延迟段可包括：以与图5中的实例中所绘示的方式相似的方式、利用多路复用器进行所述选择。所述比较器电路可被配置成产生一或多个选择信号以供多路复用器使用所述一或多个选择信号进行所述选择。这可以与图5中的实例中所绘示的方式相似的方式来实现。本文中所阐述的是示例性延迟缓冲器及其他逻辑单元，所述示例性延迟缓冲器及其他逻辑单元根据设计区块的运行电压来提供可选择的时序特性范围。还阐述了基于所述运行电压来产生选择控制信号的示例性方法以在可选择缓冲器中选择合适的可调谐延迟路径。尽管以上实例说明，利用可选择延迟缓冲器进行调节的延迟路径可为数据信号传播路径，但所述可选择延迟缓冲器也可用在作为时钟信号传播路径的延迟路径中。这些实例说明了：针对超低电压设计的电压可选择延迟缓冲器及逻辑单元在动态电压比例缩放环境中的应用；在最大延迟路径及最小延迟路径中对缓冲器及逻辑单元的延迟进行动态地调谐的能力；对可变延迟缓冲器及逻辑单元的设计；以及针对可选择延迟缓冲器产生控制信号的方法。可从这些实例中实现的优点包括：当以较高的运行电压运转时的较高的最大运行频率；固定保持违规的减小的设计努力；以及针对用于物联网/汽车产品的超低电压设计来说提高的功率性能面积(ppa)。在一个实施例中，公开了一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器。所述可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在第二时间延迟范围内将所述输入信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。这些方面及其他实施例可包括以下特征中的一或多者。所述段选择开关可包括多路复用器。所述可选择延迟缓冲器可进一步包括一或多个附加延迟段，其中每一附加延迟段被配置成在与其他时间延迟范围不同的时间延迟范围内将所述输入信号传递至所述输出端子，且其中所述段选择开关被配置成基于所述所接收选择信息来选择性地将所述附加延迟段耦合至所述输出端子。所述选择信息可包括两个或更多个选择信号。所述可选择延迟缓冲器可进一步包括固定延迟部及可调节延迟部，所述可调节延迟部包括所述第一延迟段、所述第二延迟段、及所述段选择开关。所述段选择开关可被配置成当以第一电压电平运行时选择所述延迟段中的一者、并被配置成当以第二电压电平运行时选择所述延迟段中的另一者。所述可选择延迟缓冲器可进一步包括选择信息产生电路，其中所述选择信息产生电路包括：比较器电路，用于将电压源的电压电平与多个参考电压电平进行比较；以及信号产生器电路，用于基于所述电压源电压电平与所述参考电压电平的所述比较来产生所述选择信息。所述比较器电路可包括多个运算放大器，且所述信号产生器电路可包括多个逻辑单元。在另一实施例中，公开了一种同步电路，所述同步电路包括：逻辑门，被配置成对数据信号执行运算；记忆元件，被配置成在被时钟信号触发时存储被执行运算的所述数据信号的状态；以及可选择延迟缓冲器，用于对所述同步电路中的延迟路径进行调谐。所述可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将所述时钟信号或所述数据信号中的一者传递至所述记忆元件的输入；第二延迟段，被配置成在第二时间延迟范围内将所述时钟信号或所述数据信号中的所述一者传递至所述记忆元件的所述输入，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述记忆元件的所述输入。所述段选择开关被配置成在第一供应电压电平情况下选择所述第一延迟段来接通延迟路径，且所述段选择开关被配置成在第二供应电压电平情况下选择所述第二延迟段来接通所述延迟路径。这些方面及其他实施例可包括以下特征中的一或多者。所述记忆元件可包括触发器。所述延迟路径可为数据信号传播路径。所述延迟路径可为时钟信号传播路径。所述同步电路可进一步包括选择信息产生电路。所述选择信息产生电路可包括：比较器电路，用于将电压源的电压电平与所述第一供应电压电平及所述第二供应电压电平进行比较；以及信号产生器电路，用于基于所述电压源电压电平与所述第一供应电压电平及所述第二供应电压电平的所述比较来产生所述选择信息。所述比较器电路可包括多个运算放大器。所述信号产生器电路可包括多个逻辑单元。在另一实施例中，公开了一种用于针对可选择延迟元件产生控制信息的电路，所述可选择延迟元件具有：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至输出端子；第二延迟段，被配置成在不同于所述第一时间延迟范围的第二时间延迟范围内将所述输入信号传递至所述输出端子；以及段选择开关，被配置成基于选择信息来选择性地将所述延迟段耦合至所述输出端子，所述选择信息指示将哪一延迟段耦合至所述输出端子。所述电路包括：比较器电路，用于将电压源的电压电平与多个参考电压电平进行比较；以及信号产生器电路，用于基于所述电压源电压电平与所述参考电压电平的所述比较来产生选择信息。这些方面及其他实施例可包括以下特征中的一或多者。所述比较器电路可包括多个运算放大器。所述信号产生器电路可包括多个逻辑单元。在另一实施例中，公开了一种逻辑元件，所述逻辑元件包括耦合至一或多个可选择延迟缓冲器的逻辑门。每一可选择延迟缓冲器包括：第一延迟段，被配置成在第一时间延迟范围内将数字信号传递至输出端子；第二延迟段，被配置成在不同于所述第一时间延迟范围的第二时间延迟范围内将所述数字信号传递至所述输出端子，所述第二时间延迟范围不同于所述第一时间延迟范围；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。这些方面及其他实施例可包括以下特征中的一或多者。所述可选择延迟缓冲器可包括第一可选择延迟缓冲器及第二可选择延迟缓冲器，其中所述第一可选择延迟缓冲器被配置成将针对第一输入信号的可选择延迟提供至所述逻辑门且所述第二可选择延迟缓冲器被配置成将针对第二输入信号的第二可选择延迟提供至所述逻辑门。作为另外一种选择，所述逻辑门可将所述数字信号提供至所述可选择延迟缓冲器。在另一实施例中，公开了一种具有可选择延迟路径的逻辑单元，所述逻辑单元包括：逻辑门；第一延迟段，被配置成在第一时间延迟范围内将数字信号传递至输出端子；第二延迟段，被配置成在不同于所述第一时间延迟范围的第二时间延迟范围内将所述数字信号传递至所述输出端子；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。在又一实施例中，公开了一种用于对电路中的延迟路径进行调谐的可选择延迟缓冲器。所述可选择延迟缓冲器包括多个可选择延迟缓冲器元件。每一可选择延迟缓冲器元件包括：第一延迟段，被配置成在第一时间延迟范围内将输入信号传递至延迟缓冲器元件输出端子；第二延迟段，被配置成在不同于所述第一时间延迟范围的第二时间延迟范围内将所述输入信号传递至所述输出端子；以及段选择开关，被配置成基于所接收选择信息来选择性地将所述延迟段耦合至所述输出端子，所述所接收选择信息指示将哪一延迟段耦合至所述输出端子。这些方面及其他实施例可包括以下特征中的一或多者。所述多个可选择延迟缓冲器元件可包括：第一可选择延迟缓冲器元件，位于与含有第二可选择延迟缓冲器元件的第二路径平行的第一路径中；以及路径选择开关，被配置成基于所接收选择信息来选择性地将所述第一路径及所述第二路径耦合至可选择延迟缓冲器输出端子，所述所接收选择信息指示将所述第一路径或所述第二路径中的哪一者耦合至所述可选择延迟缓冲器输出端子。所述多个可选择延迟缓冲器元件可包括与所述第二路径中的所述第二可选择延迟缓冲器元件串联的第三可选择延迟缓冲器元件。在另一实施例中，公开了一种用于同步电路中的方法，所述同步电路具有用于对所述同步电路中的延迟路径进行调谐的可选择延迟缓冲器。所述方法包括：将电压源的电压电平与一或多个参考电压电平进行比较；当所述电压电平比较指示使用可选择延迟缓冲器中的第一延迟段时，选择所述第一延迟段；当所述电压电平比较指示使用所述可选择延迟缓冲器中的第二延迟段时，选择所述第二延迟段；以及将所述所选择延迟段耦合至所述同步电路中的延迟路径中。这些方面及其他实施例可包括以下特征中的一或多者。所述延迟路径可为数据信号传播路径。所述延迟路径可为时钟信号传播路径。所述将电压源的电压电平与一或多个参考电压电平进行比较可包括使用包括多个运算放大器的比较器电路将所述电压源的所述电压电平与所述一或多个参考电压电平进行比较。所述选择第一延迟段及所述选择第二延迟段可包括使用多路复用器进行所述选择。所述比较器电路可被配置成产生一或多个选择信号以供所述多路复用器使用所述一或多个选择信号进行所述选择。以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本发明的各个方面。所属领域中的技术人员应知，他们可容易地使用本发明作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的及/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，这些等效构造并不背离本发明的精神及范围，而且他们可在不背离本发明的精神及范围的条件下对其作出各种改变、代替、及变更。当前第1页12当前第1页12