一种去除时钟jitter的电路结构的制作方法

本发明涉及的是音频电路技术领域，具体涉及一种去除时钟jitter的电路结构。

背景技术：

振荡器产生的时钟信号都会存在时间抖动，这是无法避免的，时间抖动(jitter)是指高速串行信号边沿到来时刻与理想时刻的偏差，示意图如图1，而由于生产工艺和材料的不同，时间抖动的程度会有所不同。在音频电路中，时间抖动对于声音质量的影响是非常重要的，所以需要高精度的时钟信号。时钟的抖动在数字电路中越来越受到重视，它不仅会限制数字接口的最大速率和a/d转换的动态范围，而且会增大通信电路的误码率，很多音频设备的音质不高，很大因素是时间抖动导致的。基于此，设计一种去除时钟jitter的电路结构尤为必要。

技术实现要素：

针对现有技术上存在的不足，本发明目的是在于提供一种去除时钟jitter的电路结构，结构简单，设计合理，能有效减弱时钟信号上的jitter，得到稳定的时钟信号，保证音质，实用可靠，易于推广使用。

为了实现上述目的，本发明是通过如下的技术方案来实现：一种去除时钟jitter的电路结构，包括振荡器、处理器和时钟计时芯片，振荡器输出时钟，将时钟输入到处理器中，处理器分频到合适的频率后输出到时钟计时芯片，时钟计时芯片将时钟滤除得到稳定的时钟信号，经时钟计时芯片内部的pll电路倍频到原来的频率输入到处理器，此时的时钟信号相比振荡器输出的信号得到很大的改善。

作为优选，所述的时钟计时芯片采用时钟计时芯片cs2300。

本发明的有益效果：减弱时钟信号上的jitter，减少信号传输的误码率，有效避免影响音质。

附图说明

下面结合附图和具体实施方式来详细说明本发明；

图1为背景技术的时间抖动示意图；

图2为本发明的结构示意图。

具体实施方式

为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合具体实施方式，进一步阐述本发明。

参照图2，本具体实施方式采用以下技术方案：一种去除时钟jitter的电路结构，包括振荡器、处理器和用于减弱jitter的时钟计时芯片，时钟计时芯片采用芯片cs2300，该芯片内部含有pll电路，振荡器输出时钟，由于从振荡器出来的时钟存在很大的jitter，所以不直接使用振荡器输出的时钟，将时钟输入到处理器中，处理器分频到合适的频率后输出到时钟计时芯片，时钟计时芯片将时钟滤除得到稳定的时钟信号，经pll电路倍频到原来的频率输入到处理器，此时的时钟信号相比振荡器输出的信号得到很大的改善。

本具体实施方式振荡器是提供处理器所需要的时钟源，芯片cs2300是用来减弱甚至消除jitter的器件，整个电路的效果是得到处理器所需要的不含有时间抖动的时钟信号。其具体的信号走向如下：从振荡器输出的时钟频率x(高频)含有很大的jitter，要经过时钟计时芯片滤除掉，为了达到更好的效果，需要将x的频率降低，所以将x输入到处理器分频后得到合适的频率x/n，路径如图2中①和②所示，时钟信号经过时钟计时芯片内部的滤除电路，得到稳定的信号，再经过锁相环倍频到之前的频率x输入到处理器，路径如③所示，此时的信号含有的jitter成分是很少的，减少信号传输的误码率，提升音频电路中时钟信号的精确性，提高了音质，实用可靠，具有广阔的市场应用前景。

以上显示和描述了本发明的基本原理和主要特征和本发明的优点。本行业的技术人员应该了解，本发明不受上述实施例的限制，上述实施例和说明书中描述的只是说明本发明的原理，在不脱离本发明精神和范围的前提下，本发明还会有各种变化和改进，这些变化和改进都落入要求保护的本发明范围内。本发明要求保护范围由所附的权利要求书及其等效物界定。

技术特征：

技术总结
本发明公开了一种去除时钟jitter的电路结构，它涉及音频电路技术领域。它包括振荡器、处理器和时钟计时芯片，振荡器输出时钟，将时钟输入到处理器中，处理器分频到合适的频率后输出到时钟计时芯片，时钟计时芯片将时钟滤除得到稳定的时钟信号，经时钟计时芯片内部的PLL电路倍频到原来的频率输入到处理器，此时的时钟信号相比振荡器输出的信号得到很大的改善。本发明能有效减弱时钟信号上的jitter，得到稳定的时钟信号，提高音质。

技术研发人员：章岳鹏;杜茂峰;伍洁慧
受保护的技术使用者：上海乐野网络科技有限公司
技术研发日：2017.06.07
技术公布日：2017.09.19