带反馈提前置位逐次逼近型数模转换器及相应的Delta‑SigmaADC架构的制作方法

本发明涉及通信基带信号处理技术领域，尤其涉及一种带反馈提前置位逐次逼近型数模转换器及相应的delta-sigmaadc架构。

背景技术：

1975年加州大学伯克利分校的p.r.gary教授提出了基于电荷分布的saradc结构，真正适用于saradc(逐次逼近寄存器型模数转换器)的dac(数模转换器)类型是电容型的，因为它不仅仅匹配效果好，最主要的是没有静态功耗。同时电容阵列还可以被用来充当采样保持电容，这样就不需要另外设计一个采样电容，从而节省了面积。经过多年的研究过程，saradc已经有了很快的发展，这主要是取决于saradc结构中电容型dac的极其低功耗和中等的精度以及速率，所以电容型dac阵列在saradc结构中具有至关重要的地位。对saradc的研究热度中也集中在对dac电容阵列结构的改进和性能不断的完善。

2006年s.w.chen提出了基于异步逻辑的saradc结构，同步逻辑中要为每一位分配相同的时间，这样就会导致对lsbs(低比特)的部分出现转换时间的过剩，影响转换速率。而异步逻辑将比较器的结果经过反馈环反馈到比较器的时钟，这样，只要该位转换完成，即可进行下一步的转换，有效的提高了转换速率，降低了功耗。s.w.开创了异步逻辑的先河，随后很多saradc都采用了这种结构。

电荷共享技术在2007年被j.craninckx在isscc上发表，该技术的关键之处在于，不同比特之间的电荷可以相互共享，是dac在转换的时候，每一位所需要充电的电荷来源于之前的比特，这样，在充放电的时候，电荷可以不用完全依赖于电源，避免了电容阵列反复吸收电流的问题，降低了dac的功耗。

2010年·c.c.liu提出了基于单调切换开关的saradc，它减少了dac中开关的切换动作次数，这种结构的dac在每个比特转换周期都只有一个开关有切换动作，而且因开关动作引起的dac输出改变始终只是朝着一个方向变动。应用在adc中的差分单调切换型dac在每次切换时，只有一侧会有改变，另一侧是保持不变的。

近几年，通过不同类型adc的组合，还可以获得多种其他结构，可以使adc获得更好的性能，如sar与pipeline的结合,可以达到在较高速率下低功耗的目的；delta-sigma与sar相结合可以实现高精度下较低功耗的目的，但是，目前方案中都没有充分利用sar低功耗的优势，因此，有必要进行深入研究以进一步降低功耗。

技术实现要素：

本发明的目的是提供一种带反馈提前置位逐次逼近型数模转换器及相应的delta-sigmaadc架构，可以降低delta-sigmaadc架构的搭建难度和功耗。

本发明的目的是通过以下技术方案实现的：

一种delta-sigmaadc架构中带反馈提前置位逐次逼近型数模转换器，用于将量化器的输出信号反馈到第二级积分器输出节点求和，从而完成非零环路延时补偿和噪声耦合，其包括：包含具有相同结构的正向端与负向端的dac电容阵列；

正向端中，电容上极板接输入的vinp与动态比较器正输入端vp的链路中，电容上极板连接输入vinp，通过自举开关对对输入vinp采样，电容下极板通过开关控制接vdd或vss；负向端中，电容上极板接输入的vinn与动态比较器负输入端vn的链路中，电容上极板连接输入vinn，通过自举开关对对输入vinn采样，电容下极板通过开关控制接vdd或vss；动态比较器、数字逻辑电路与解码器依次连接；在采样阶段，正向端与负向端的电容下极板接vdd，在转换阶段，正向端与负向端的电容下级板通过解码器输出反馈回的数字量控制是否切换开关；

在输入信号完成采样后，通过复位将上一次saradc输出的7/8msbs部分和lsbs部分送入到已经重新调整好的dac电容阵列中相应的电容中，这样电容就完成了一次电荷重分布，然后再进行转换。

saradc的整个流程包括：置位阶段、采样阶段、复位阶段与转换阶段；

在采样开始之前，对7/8msbs部分进行置位，即把开关sw<6>、sw<5>、sw<4>、与sw<3>置位到vss，然后采样保持开关打开，输入信号被采样到dac电容阵列上，同时，置位依然有效，采样开关关闭后，复位阶段开始，把开关sw<6>、sw<5>、sw<4>、sw<3>、sw<2>、sw<1>与sw<0>复位到vdd，全局复位信号的优先级大于置位信号，通过全差分运算，dac电容阵列完成减法，开关sw<6>、sw<5>、sw<4>与sw<3>对应的电容实现了减7/8msbs，开关sw<2>、sw<1>与sw<0>对应的电容完成了减lsbs；

当复位信号为低电平时，转换阶段开始，转换的开始动作是通过动态比较器来判断输入信号的极性，比较的结果存放在数字逻辑电路中数据寄存器的第一位中，根据数据寄存器所存储值的改变，dac电容阵列开始响应，在输入信号vin上加上或者减去vref/2；此时dac电容阵列上的输出电压信号已经根据比较结果做出了变化，动态比较器再次判断新的输出电压信号的极性，将结果存放在数据寄存器的第二位中；在每个比较周期中，电压幅度是前一个比较周期的一半，通过不断地缩小范围，从而确定最终的数字量的值；

正向端与负向端均包含12个电容；其中，正向端从输入至输出方向的11个电容依次连接的开关记为：swp<6>、swp<5>、swp<4>、swp<3>、swfp<4>、swfp<3>、swfp<3>、swfp<3>、swp<2>、swp<1>与swp<0>；负向端从输入至输出方向的11个电容依次连接的开关记为：swn<6>、swn<5>、swn<4>、swn<3>、swfn<4>、swfn<3>、swfn<3>、swfn<3>、swn<2>、swn1>与swn<0>；开关标号前的swf与swn统称为sw；swfp<3>、swfp<4>与swfn<3>、swfn<4>均分别表示在正常逐次逼近数模转换阶段的第3bit、第4bit的部分控制开关。

通过全差分运算，dac电容阵列完成减法的过程如下：在复位阶段，通过复位vinn端7/8msbs部分，先实现加法，即vinn+7/8msbs，再经过差分，实现减法，即vinp-vinn-7/8msbs。

一种delta-sigmaadc架构，包括：第一求和节点(2)、第一级积分器(4)、2倍放大器(5)、第二求和节点(6)、由延时单元与dac构成的第一延时与数模转换模块(7)、第三求和节点(8)、第一级积分器(9)、由延时单元与dac构成的第二延时与数模转换模块(10)、第四求和节点(11)、7/8倍放大器(12)、量化器(16)、dac模块(17)、数字逻辑模块(18)以及第五求和节点(19)；其中，第一求和节点(2)、第一级积分器(4)、第二求和节点(6)、第三求和节点(8)、第一级积分器(9)、第四求和节点(11)与量化器(16)依次连接；量化器(16)中包含权利要求1-3任一项所述的带反馈提前置位逐次逼近型数模转换器，量化器(16)输出的lsbs部分分别传输至第一延时与数模转换模块(7)、第二延时与数模转换模块(10)以及数字逻辑模块(18)；msbs部分分别传输至dac模块(17)与第五求和节点(19)；第一延时与数模转换模块(7)的输出接第三求和节点(8)，第二延时与数模转换模块(10)的输出接第四求和节点(11)；dac模块(17)的输出分别接第一求和节点(2)、2倍放大器(5)以及7/8倍放大器(12)；2倍放大器(5)的输出接第二求和节点(6)，7/8倍放大器(12)接第四求和节点(11)。

由上述本发明提供的技术方案可以看出，图1中第二级积分器和量化器中间的求和节点(11)不使用加法器的前提下，完成了非零环路延时补偿和噪声耦合，同时结合只存在动态功耗的预防大再生比较器，在很大程度上降低了整体架构的搭建难度和系统的功耗。

附图说明

为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他附图。

图1为本发明实施例提供的新型连续时间delta-sigmaadc架构的示意图；

图2为本发明实施例提供的saradc的原理框图；

图3为本发明实施例提供的动态预放大再生锁存比较器的示意图；

图4为本发明实施例提供的典型的单调切换型dac的示意图；

图5为本发明实施例提供的带反馈提前置位逐次逼近型数模转换器的示意图；

图6为本发明实施例提供的系统主要时钟的示意图。

具体实施方式

下面结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明的保护范围。

本发明实施例提供一种新型连续时间delta-sigmaadc架构，如图1所示，其主要包括：第一求和节点(2)、第一级积分器(4)、2倍放大器(5)、第二求和节点(6)、由延时单元与dac构成的第一延时与数模转换模块(7)、第三求和节点(8)、第一级积分器(9)、由延时单元与dac构成的第二延时与数模转换模块(10)、第四求和节点(11)、7/8倍放大器(12)、量化器(16)、dac模块(17)、数字逻辑模块(18)以及第五求和节点(19)；其中，第一求和节点(2)、第一级积分器(4)、第二求和节点(6)、第三求和节点(8)、第一级积分器(9)、第四求和节点(11)与量化器(16)依次连接；量化器(16)中包含图5所示的带反馈提前置位逐次逼近型数模转换器(将在后文做详细的介绍)。量化器(16)输出的lsbs部分分别传输至第一延时与数模转换模块(7)、第二延时与数模转换模块(10)以及数字逻辑模块(18)；msbs部分分别传输至dac模块(17)与第五求和节点(19)；第一延时与数模转换模块(7)的输出接第三求和节点(8)，第二延时与数模转换模块(10)的输出接第四求和节点(11)；dac模块(17)的输出分别接第一求和节点(2)、2倍放大器(5)以及7/8倍放大器(12)；2倍放大器(5)的输出接第二求和节点(6)，7/8倍放大器(12)接第四求和节点(11)。

上述新型连续时间delta-sigmaadc架构的工作过程如下：输入信号x与反馈回的量化器(16)高比特输出有效位(1)送入到第一级积分器(4)作差再积分，残差积分结果、前馈信号(3)、2倍放大器(5)的输出2倍msbs，以及经过第一延时与数模转换模块(7)一个周期延时转换成的模拟量的量化器的低比特有效位在第二级积分器(9)作差并积分。积分结果再次与经过第二延时与数模转换模块(10)的一个周期延时转换成的模拟量的量化器的低比特有效位以及7/8倍放大器(12)输出的7/8倍msbs作差结果送入到量化器(16)中，量化器的模拟量化噪声(13)用qa(z)表示，量化器的量化结果低比特有效位(15)经过一个数字逻辑模块(1-z^-1)(18)与高比特有效位(14)做数字综合就得到了量化结果y。

本发明实施例以降低功耗为主要目的，充分利用高比特(msbs)反馈的低功耗优势，在电路层面设计输入负载小的带反馈提前置位的高速逐次逼近型数模转换器。架构中的两级i(z)都采用连续时间积分器，采样电路在积分器后面，为了降低积分器的运放设计难度，系统中引入了前馈支路，架构中还包括两级反馈dac、系统时钟产生电路以及相关的数字模块电路即(1-z^-1)，量化器采用的是sar量化器。以两阶连续时间delta-sigma架构为基础，采用了delta-sigma调制技术，也即过采样和噪声整形，以压缩信号带内噪声。采用离散数字噪声耦合(nc)技术，因为它不影响系统的稳定性，并且适合于部署在多比特sar量化器结构中。

当saradc的精度一定时，其速度主要由采样延时、比较器工作延时、dac的建立时间以及数字逻辑电路的延时决定。saradc的原理框图如图2所示，由于各部分在不同时间段工作，使得系统延时为各部分延时的叠加。同样，功耗也由采样电路、比较器、dac以及数字逻辑电路各模块的功耗决定。因为整体架构是以低功耗为目的，所以采用了1.2v的电源电压，而在低电压设计中，自举开关的导通电阻不仅小而且线性度还很好，所以选择自举开关采样。比较器选择典型的动态预防大再生锁存比较器，如图3所示。无论是预防大级还是后面的可再生级都是动态的，没有静态功耗。所以功耗要比其他类型的比较器小很多，与此同时还具有高增益和较高的带宽。数字逻辑部分是基于传统的异步数字逻辑电路，它主要由移位寄存器(sr)和数据寄存器(dr)组成，它相比于传统异步数字逻辑电路多了一个采样时钟和一个置位时钟。电容dac完成数字信号到模拟信号的转换和用来充当采样保持电容。

本发明的重点就是对如图4所示的典型的单调切换型dac进行修改，将非零环路延时补偿(eld)和噪声耦合融进sar结构中，提出了一种带反馈提前置位逐次逼近型数模转换器，其设置在图1所示的量化器(16)中，如图5所示，它是一种电荷再分配的电路结构，采用全差分结构，上下电容阵列完全对称，它们的数字逻辑控制是互补的。具体结构如下：dac电容阵列包含具有相同结构的正向端与负向端；正向端中，电容上极板接输入的vinp与动态比较器正输入端vp的链路中，电容上极板连接输入vinp，通过自举开关对对输入vinp采样，电容下极板通过开关控制接vdd或vss；负向端中，电容上极板接输入的vinn与动态比较器负输入端vn的链路中，电容上极板连接输入vinn，通过自举开关对对输入vinn采样，电容下极板通过开关控制接vdd或vss。

在采样阶段，正向端与负向端的电容下极板接vdd，在转换阶段，正向端与负向端的电容下级板通过解码器输出反馈回的数字量控制是否切换开关。

每做一次比特转换，动态比较器都会得到一个数字量，动态比较器、数字逻辑电路与解码器依次连接，解码器输出数字量再次反馈控制正向端与负向端的电容下极板的开关。图5区别于图4最主要的就是时序逻辑的不同，图5在采样之后，即先将vin送到dac阵列中，其次将fb送进去，最后才进行比特转换。

在saradc模块中dac的非线性是影响dac线性度的主要因素，典型的电容性dac模块是将已经得到的数字量转换成模拟量，然后就可以与采样的值作差得到残差，此残差再用比较器进行比较，比较器可以重复利用。由于dac的结果直接与输入信号相减，它的精度直接影响saradc的精度。图5所示的带非零环路延时补偿和噪声耦合的dac中并没有采用在saradc本身的dac电容阵列的基础上再加反馈电容的方式来实现反馈，因为存在msbs的反馈，如果简单的叠加反馈电容，反馈dac与saradc本身的dac权重之间存在严重的不匹配，会严重影响adc的精度，所以我们在它本身的dac上实现反馈。

本发明实施例中，在sar结构的量化器中，量化误差是在sar比特周期结束时，在求和节点上产生并且缓冲并注入第二级积分器构成的环路滤波器(lf)中以方便噪声耦合，sardac电容阵列给连续时间中的非零回路延迟(eld)补偿提供了一种很方便的方法。为了探讨这些技术，本文基于一个过采样率为16，具有nc和eld补偿的二阶ctdelta-sigma模数调制器，提出了将nc和eld补偿加到7bitsar量化器中的dac电容阵列中。

量化器采用两步量化，这主要是为了减小量化器和反馈dac的设计难度。msbs部分和lsbs部分量化间存在一定的增益误差，这个误差将会是系统量化过程中产生的噪声增加，增加的噪声与量化器本身的量化噪声具有一样的性质。对于一个合理精度的量化器来说这个级间增益误差基本上可以忽略，另外增加的噪声信号跟原来的噪声一样都是经过了一定的整形，所以基本上这个误差对系统的性能影响最小。积分器运放的有限直流增益会导致积分器泄露，使得理想积分器的零点改变，零点的改变将导致系统的噪声传递函数发生改变，与此同时会使得模拟的噪声传递函数和数字的噪声传递函数不能完全匹配，这样会导致系统的最终输出中包含数字噪声项，所以将lsbs部分经过一个延时模块和一个辅助dac模块耦合到量化器的输入端。这样系统的性能就等价于一个具有高量化比特数的系统，同时也解决了数字噪声传递函数和模拟噪声传递函数的不匹配问题。

在采样开始阶段，需要将反馈置位dac电容置位到gnd，剩下的都复位到vdd。输入信号完成采样后，并没有立即开始转换过程，通过复位将上一次saradc输出的7/8msbs部分和lsbs部分送入到已经重新调整好的dac电容阵列中相应的电容中，这样电容就完成了一次电荷重分布，然后再进行转换。简单来说就是:先将vin送到dac阵列中，其次将fb送进去，最后再进行比特转换。如图5所示。sarlogic中包括移位寄存器和数据寄存器，数据寄存器存放对采样输入信号的量化数字码，移位寄存器作为指针确定数据寄存器的当前位比较结果。在不同的时钟周期内，通过前一比特来确定下一比特，不断缩小采样信号与dac的输出信号之间的差距，每次都是将dac的输出信号变化前一次的减半，不断地去逼近输入信号，直到确定最后一比特。一般saradc的整个流程分为采样阶段和转换阶段两个部分。

而本发明实施例中的saradc的整个流程包括：置位阶段、采样阶段、复位阶段与转换阶段；具体如下：在采样开始之前，对7/8msbs部分进行置位，即把开关sw<6>、sw<5>、sw<4>、sw<3>置位到vss。然后采样保持开关打开，输入信号被采样到电容阵列上，同时，置位依然有效，采样开关关闭后，复位阶段开始，把开关sw<6>、sw<5>、sw<4>、sw<3>、sw<2>、sw<1>与sw<0>复位到vdd，全局复位信号的优先级大于置位信号，通过全差分运算，dac电容阵列完成减法，开关sw<6>、sw<5>、sw<4>与sw<3>对应的电容实现了减7/8msbs，开关sw<2>、sw<1>与sw<0>对应的电容完成了减lsbs；当复位信号为低电平时，转换阶段开始，转换的开始动作是通过动态比较器来判断输入信号的极性，比较的结果存放在数字逻辑电路中数据寄存器的第一位中，根据数据寄存器所存储值的改变，dac电容阵列开始响应，在输入信号vin上加上或者减去vref/2；此时dac电容阵列上的输出电压信号已经根据比较结果做出了变化，动态比较器再次判断新的输出电压信号的极性，将结果存放在数据寄存器的第二位中；在每个比较周期中，电压幅度是前一个比较周期的一半，通过不断地缩小范围，从而确定最终的数字量的值；

如图5所示，正向端与负向端均包含12个电容；其中，正向端从输入至输出方向的11个电容依次连接的开关记为：swp<6>、swp<5>、swp<4>、swp<3>、swfp<4>、swfp<3>、swfp<3>、swfp<3>、swp<2>、swp1>与swp<0>；负向端从输入至输出方向的11个电容依次连接的开关记为：swn<6>、swn<5>、swn<4>、swn<3>、swfn<4>、swfn<3>、swfn<3>、swfn<3>、swn<2>、swn<1>与swn<0>；开关标号前的swf与swn统称为sw，例如，前文提到的开关sw<6>即为swp<6>与开关swn<6>。swfp<4>、swfp<3>和全差分的另一端swfn<4>、swfn<3>表示的是在正常逐次逼近数模转换阶段的第3bit、第4bit的部分控制开关。

上述各阶段的主要时钟如图6所示；set:置位时钟，clks:采样时钟；global_reset:全局复位时钟；clkc:比较器的时钟；clk1～clk7：各比特输出锁存触发时钟。比较器在时钟下降沿比较，上升沿复位，置位时钟低电平有效。全局复位时钟的优先级大于置位时钟。比较器每一位比较结束时，对应比特输出锁存触发时钟为高电平有效。

本发明实施例中，通过全差分运算，dac电容阵列完成减法的过程如下：在复位阶段，通过复位vinn端7/8msbs部分，先实现加法，即vinn+7/8msbs，再经过差分，实现减法，即vinp-vinn-7/8msbs。所以在复位阶段，就单端而言，比较器的输入电压摆幅增大很多，比较器为图3所示的典型的动态预防大再生锁存比较器，预放大级采用的是差分pmos管，所以在很大程度上，比较器在预放大级就不能正常工作。所以采用两个比较器，一个预放大级为pmos的再生锁存比较器，一个是nmos预防大级再生锁存比较器，(这两个比较器相当于一个输入动态范围比较大的比较器)这样就能保证比较器在进行比较时，能打开相应的管子。然后通过加入一定的数字逻辑电路就可以得到sarlogic模块中数据寄存器的输入信号。

另外，本发明实施例提供的上述结构中，噪声耦合部分通过切换sardac电容阵列，dac电容阵列采用单调切换型，这种结构的dac在每个比特转换周期都只有一个开关有切换动作，而且因开关动作引起的dac输出改变始终只是朝着一个方向变动。在msbs比特位结束，通过重新拆分二进制电容阵列，使其在求和节点记录残余电压，然后将残余电压送回到saradc的输入，完成eld补偿。在lsbs比特位结束，即在所有位周期结束以后，使其在求和节点再一次记录更小的残余电压，将更小的残余电压也送回到saradc的输入，从而完成噪声耦合；接下来才进入下一个周期的采样。

在saradc进行第n个周期采样时，dac电容阵列的上极板获得了来自数字移位寄存器的输出d[n-1]，因此在dac电容阵列的采样净电压为vs-d[n-1]vref，vref为基准电压，7/8增益负反馈用于0.5teld补偿(t为采样周期)，与传统的eld补偿方法不同的是该方法消除了附加反馈dac，否则的话会增加dac的非线性度，同时这种方法还简化了最后一级积分器的求和节点连接。此外，利用sardac进行eld补偿还有助于减少saradc的信号摆幅，因此在纯数字eld补偿处理中，消除额外的量化电平是很有必要的。

以上所述，仅为本发明较佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明披露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求书的保护范围为准。