独立数模转换器同步的制作方法

本公开涉及数模转换器，更特别地涉及同步设备中的多个数模转换器。

背景技术：

数模转换器（dac）具有许多应用，在它们之中有测试装备和波形发生器，所述波形发生器有时也用在测试装备中。使用公共相位检测器硬件来同步设备中的所有dac，所述公共相位检测器硬件测量所有dac输出之间的关系。时钟被偏移（shifted），直到它们全部对准并且dac的输出变得是去偏斜的（de-skewed）为止。

因为每一个dac模块均需要具有到公共相位检测器电路的连接，所以在这种同步方法中出现问题。这导致额外的布线迹线（routingtrace）以及较少灵活性和复用（re-use）。如果系统设计者想要额外通道，则相位检测器将会必须改变成适应用于额外通道的额外dac。

技术实现要素：

一个实施例是一种设备，其包括：至少两个数模转换器，每一个数模转换器具有：数模转换器时钟调制器；系统参考时钟调制器；以及相位检测器，用于跟踪时钟和系统参考时钟的相位。

另一个实施例是一种校准相位检测器的方法，其包括：提供脉冲波形；将数模时钟的相位与内部系统参考时钟的相位对准；将经调制的系统参考时钟的相位与经调制的、分频的数模时钟的相位对准；存储经调制的系统参考时钟的对准的相位作为校准值；同步数模转换器以及将数模转换器的相位调整到期望相位的中心；以及存储数模转换器的对准的相位作为校准值。

附图说明

图1示出具有公共相位检测器的双通道系统的现有技术实现方式。

图2示出具有独立数模转换器同步的系统的实施例。

图3示出同步数模转换器的方法的一个实施例的流程图。

图4示出同步过程中的脉冲波形的时序图。

图5示出校准相位检测器的方法的一个实施例的流程图。

具体实施方式

图1示出数模转换器（dac）和集中式（centralized）相位检测器的典型集合的现有技术示例。所示出的示例具有两个dac，即daca18和dacb。在理解到相同的讨论适用于dacb的情况下，本讨论将仅聚焦于daca18。每一个dac均具有到时钟模块10的连接，所述时钟模块10生成系统时钟。时钟被提供给针对每一个dac的iq调制器以产生dac时钟。

iq调制器对dac时钟的同相（i）和正交（q）相位进行调制以根据期望的相位旋转它们。使用术语“旋转”，是因为iq信号典型地被绘制在极轴上，但也可以认为使信号的相位延迟或偏移（shift）。在图1的系统中，相位检测器12接收除以16的、来自dac（诸如18）的dac时钟信号中的每一个。相位检测器然后测量所有dac时钟之间的关系。相位检测器的电压与已知校准值比较。当所测量的电压等于校准值时，dac时钟被对准，并且输出被去偏斜。

电压校准值用作起始点。过程使时钟“旋转”或偏移，使得它达到期望的相位检测器电压，该过程然后对时钟进行精细调整到期望的相位。相位检测器电压将会不匹配校准电压值。应该注意的是，此处dac附接到fpga20（现场可编程门阵列（field-programmablegatearray）），所述fpga20生成原始数字信号，所述原始数字信号经历转换。

这种同步方法依赖于相位检测器的校准。为了校准相位检测器，生成测试波形，并且诸如示波器之类的测试装备（testequipment）测量每一个dac的输出。输出被去偏斜。延迟有时存在于输出信号中，意味着一些信号与其他信号相比被延迟。去偏斜典型地通过减慢较快的信号来补偿该延迟，使得所有信号同步。这也可以称为对准信号。一旦所有信号被对准，相位检测器电压被测量并存储在存储器中。这些变成以上提及的校准值。

关于针对dac时钟的单个相位检测器的问题在于缺乏灵活性以及额外的布线路径（routingpath）。如果要添加另一个通道，从而要求另一个dac，则相位检测器电路必须被重新设计成适应新的通道。另外，每一个dac时钟回到相位检测器之间的连接要求额外的布线，使电路的布局复杂。

与图1的现有技术相比，图2示出具有独立同步、使布局更灵活并且具有更简单的布线路径的dac集合的实施例。图1的公共相位检测器电路已经被去除，并且代替地使用独立的、更小的相位检测器、诸如32。与其中通道并且因此dac的数目对于特定相位检测器固定的图1不同，该布置允许添加多个dac而不要求重新设计。

为了确保同步，重要的是所有设备操作于（operateoff）相同的时钟源。时钟模块30生成两个时钟，即公共dac时钟和内部系统参考时钟或sysref。通过在时钟模块内部对dac时钟分频（dividing）来生成sysref时钟。在时钟模块中存在内部分频器（internaldivider），其对dac时钟进行分频并且生成此处将称为内部sysref的时钟。连接到dac时钟iqmod的分频器33用于对经调制的dac时钟下分频，使得它可以精确地与sysref比较。dac时钟iq调制器（诸如34）和sysrefiq调制器36旋转dac时钟和sysref时钟（此处称为经调制的sysref时钟），其去往dac和fpga以确保它们被对准。相位检测器（诸如32）监视两个时钟之间的关系以确保建立和保持窗口（setupandholdwindows）保持有效。

建立时间是其中数据必须有效的时钟上升沿（leadingedge）之前的最小时间。类似地，保持时间是对于其而言数据必须有效的上升沿之后的最小时间。对于将要有效的（tobevalid）数据输出，必须满足对于系统根据其操作的标准或应用所要求的建立和保持时间窗口。

利用独立相位检测器，同步过程现在与将会针对图1的电路不同地操作。图3示出该过程的流程图，并且图4示出代表性时序图。在40处，dac相位校准值被设置到daciq调制器。如进一步将讨论的，在校准期间设置dac相位校准值。

类似地，在42处，该过程将sysref相位校准值设置到sysrefiq调制器。参考图4，可以看到dac时钟、sysref时钟和两个dac分频时钟div1和div2。dac彼此之间可以不具有相同的相位关系，但它们将具有与sysref时钟同步的上升时钟沿。dac时钟之间的通道到通道偏斜（channel-to-channelskew）将典型地彼此在4个dac时钟周期内结束，因为dac中的内部分频器将以随机的相位启动。

dac时钟现在被偏移成具有相同的关系。可以认为这是所有dac时钟具有相同的起始点。例如，之前，所有dac时钟可以已经在特定时间点具有上升沿，但对于一些dac而言，可能已经是t=2，并且对于另一个dac而言，可以已经是t=0。将dac时钟偏移成与sysref时钟具有相同的相位关系把所述dac时钟全部置于相同的时间点。这致使所有dac被同步。这在图4的下部图中示出。

在44处，通过借由旋转dac时钟而调整dac分频器相位来校正dac时钟与sysref时钟之间的相位关系。如上所提及的，每一个通道中的相位检测器监视两个时钟之间的关系以确保维持期望的建立和保持窗口。以上同步允许数字信号发生器（在该实施例中，fpga）在46处被发布同时开始命令，其中保证数据将被同步。

单独的相位检测器要求校准。校准过程找到针对相位检测器的电压窗口，其与时钟之间的正确关系有关。在一个实施例中，sysref时钟是dac时钟除以32，从而得到32个潜在电压窗口考虑的有效区域。有效区域然后被存储在存储器中以供在图5的同步过程期间参考。

图5示出校准相位检测器的方法的一个实施例的流程图。该过程典型地在运送使用经同步的dac的装置之前在工厂处发生。在50处，播放脉冲波形，并且使用一件测试装备（诸如示波器）用于测试dac输出。在其中sysref时钟除以32的一个实施例中，播放具有1dac时钟周期的宽度和大于64个样本的总长度的脉冲波形。

在52处，dac时钟相位被对准到时钟模块中的内部sysref时钟的相位。然后，在54处，出自sysrefiqmod的经调制的sysref时钟与出自dac时钟iqmod的经调制的、分频的dac时钟对准。在56处，其已经对准到的sysref相位然后被存储为校准值。在58处，dac被同步并调整到处于期望的相位的中心。在该调整之后的dac时钟相位值然后被存储为针对dac时钟的校准值，并且在必要时被重复。

以此方式，可以实现用于dac同步的更灵活的架构。具有有其自己的相位检测器的独立的、更模块化的dac通道允许添加附加通道而不必重新设计相位检测器。消除从每一个dac到中央相位检测器的信号布线也简化布线，从而降低电路的复杂度。

尽管已经出于说明的目的描述了本发明的具体实施例，但将理解的是，可以在不背离本发明的精神和范围的情况下做出各种修改。