本发明属于电子电路技术领域，具体涉及一种低功耗触发器。
背景技术：
在现在的电路设计中，尤其是集成电路设计中，都会应用到触发器。在超大规模集成电路(verylargescaleintegration，简称vlsi)中，怎样减少能量消耗是低功耗设计的直接目的，而能量消耗的主要原因在于高频率0和1之间的不断转换；其余能量的消耗则根据不同的电路特性由动态和静态组成，其中动态电路通过对电路节点电容进行预充消耗能量，静态电路主要是以哑域漏流的形式来消耗能量。因而，由时序单元(触发器和锁存器)组成的时钟网络是大规模集成电路系统中主要的能量消耗源。在典型的ic设计中，大约30％到60％的能量消耗在时钟网络中。通过减少触发器的能量消耗将直接减少整个系统的能量消耗，同时触发器的性能提升直接减少时钟网络的分布约束并提高整个系统的性能。因此，触发器的的合理设计和选择对整个系统的性能和能量消耗有重要的影响。
在典型的集成电路(integratedcircuit，简称ic)设计中，大约30％到60％的能量都消耗在时钟网络中，通过减少触发器的能量消耗将直接减少整个集成电路系统的能量消耗，同时触发器的性能提升能直接减少时钟网络的分布约束并提高整个系统的性能。因此，触发器的合理设计和选择对整个系统的性能和能量消耗有重要的影响。
在触发器的应用上，较多应用的是主从形式和脉冲形式两种结构的触发器：主从触发器由2级锁存器组成，通过2级锁存器来实现边沿触发的特性；脉冲触发器从结构的2级减少到1级，通过在时钟上升沿(或下降沿)附近生成一个短脉冲并与一级锁存器结合构成了边沿触发器。脉冲触发器通过对逻辑结构和级数的优化，有效减少触发器的输入到输出的延时；更重要的是，脉冲触发器建立时间是0甚至是负的，这意味着数据可以在时钟有效沿以后到达。由于脉冲触发器的这些优势，它能比主从触发器提供更多的性能提升。cdff(commanddistributorflip-flop，命令分配器触发器)工作原理如下：为了减少电路内部多余转换消耗的功耗，cdff在前级放电路径上使用了一个放电控制开关管。当输出反信号为高时，那么意味着输出为低，预充节点为高，这时放电控制开关管是打开的。如果输入数据从低跳到高，同时脉冲也是高电平，预充节点放电至0，输出被拉到1，同时输出反信号下拉到0并关断前级的放电路径。如果以后数据输入数据长时间保持为高电平，节点由于放电控制开关管一直是关断的，预充节点只放电一次。cdff通过使x点进行有条件的放电来减少多余功耗的损失，达到低功耗的目的。
现有的一种cdff触发器，cdff触发器电路如图1所示，cdff工作原理如下：为了减少电路内部多余转换消耗的功耗，cdff在前级放电路径上使用了一个放电控制开关管。当输出反信号为高时，那么意味着输出为低，预充节点为高，这时放电控制开关管是打开的。如果输入数据从低跳到高，同时脉冲也是高电平，预充节点放电至0，输出被拉到1，同时输出反信号下拉到0并关断前级的放电路径。如果以后数据输入数据长时间保持为高电平，节点由于放电控制开关管一直是关断的，预充节点只放电一次。cdff通过使x点进行有条件的放电来减少多余功耗的损失，达到低功耗的目的。图1所示，前级采用的是一个动态电路，动态电路是含有储能元件l、c的电路，故前级在运行中就存在预充电的过程，相比于静态电路要损失更多的能量，而且cdff时钟负载要控制3个mos管(即图中mos管q1、mos管n3、mos管n4)，时钟的负载大，同时由于mos管n4受时钟控制，是周期性导通关闭，输出信号q会产生很大的毛刺。当输入信号d持续为0时，低功耗设计不起作用，反倒使mos管n5、mos管n4导通，只要时钟脉冲为高电平时，下拉路径就会导通，无形中增加了哑域漏流的损失。由于进行了低功耗设计，使cdff的输入端由mos管n1、mos管n2、mos管n3、mos管n4共4个管子组成，速度上肯定慢于mos管少的门。输出端是由3个mos管(即图中右侧三个mos管)组成的复合门，在版图实现中无疑将会由于低驱动能力而使版图面积增大。cdff触发器的输出还是按周期性出现毛刺，那是由于下拉路径中受时钟控制的晶体管周期性的导通关闭，导致出现噪声和电荷分享，影响输出。
因此，需要研究一种功耗更低又不影响响应速度的触发器。
技术实现要素：
本发明的目的是为了解决上述问题，提供一种低功耗触发器。
为了达到上述发明目的，本发明采用以下技术方案：
一种低功耗触发器，包括mos管n1、mos管n3、mos管qn、第一反向器g1和第二反向器g2，信号输入端d与所述mos管n3的第2脚、mos管qn的第1脚连接，所述mos管n3的第3脚与信号输出端q连接，所述信号输出端q与第一反向器g1的输入端连接，第一反向器g1的输出端与mos管qn第3脚连接，所述mos管qn第2脚与第二反向器g2的输入端连接，所述第二反向器g2的输出端与mos管n1第1脚连接，mos管n1第2脚、第3脚分别与时钟脉冲clk_pulse、mos管n3的第一脚连接；所述mos管n3第一脚、mos管qn第1脚、mos管n1第1脚为栅极。
进一步，还包括mos管dn，所述信号输出端q与mos管dn的第2脚连接，所述信号输入端d与所述mos管n3的第2脚之间接mos管dn的第1脚，所述mos管dn的第1脚为栅极。
进一步，还包括mos管n2，所述mos管n2的第1脚与所述mos管n1第1脚连接，所述mos管n2的第2脚、第3脚分别接时钟脉冲clk_pulse、接地。
更进一步，还包括mos管q1、mos管q2，所述mos管q1第1脚、mos管q2第1脚与所述信号输入端d连接，所述mos管q1第2脚、mos管q2第3脚分别接电源、接地，所述mos管q1第3脚、mos管q2第2脚之间的节点接mos管n3第2脚；所述mos管q1第1脚、mos管q2第1脚为栅极。
更进一步，所述mos管q1第3脚、mos管q2第2脚之间的节点与mos管n3第2脚、mos管dn第1脚之间的节点连接。
进一步，还包括mos管q3，所述mos管q3第2脚、第3脚分别接电源、接mos管n3第3脚，所述mos管q3第1脚接信号输出端q，所述mos管q3第1脚为栅极。
更进一步，还包括mos管q4、mos管q5，所述mos管q4第1脚、mos管q5第1脚之间的节点接mos管n3第3脚，所述mos管q4第3脚、mos管q5第2脚之间的节点与信号输出端q连接，所述mos管q4第2脚、mos管q5第3脚分别接电源、接地；所述mos管q4第1脚、mos管q5第1脚为栅极。
更进一步，所述mos管q4第3脚、mos管q5第2脚之间的节点接所述mos管q3的第3脚。
进一步，所述mos管q1的栅极采用输入取反设计。
进一步，所述mos管n1、mos管n3采用n型mos管，所述mos管qn采用p形mos管。
本发明与现有技术相比，有益效果是：
1.采用静态结构，时钟负载小，实现了低功耗，降低功耗损失；
2.信号输出端g采用反相器g1的结构，在整个版图设计上实现上驱动力最优化；
3.信号输入端d的传播延时只有一个mos管n1和一个反向器g2的时间，提高了响应速度；
4.本触发器电路结构简单，运行性能稳定，能使用于对速度和功耗要求比较苛刻的系统，替代传统的脉冲触发器使系统得到更高的性能。
附图说明
图1是现有技术中的cdff触发器电路示意图；
图2是本发明的低功耗触发器电路示意图。
具体实施方式
下面通过具体实施例对本发明的技术方案作进一步描述说明，使得本方案更加清楚明白。
如图2所示，本实施例公开了一种低功耗触发器的电路结构，信号输入端d与mos管q1第1脚、mos管q2第1脚连接，mos管q1第1脚、mos管q2第1脚之间的节点接mos管qn的第1脚，mos管q1第2脚、mos管q2第3脚分别接电源、接地，mos管q1第3脚、mos管q2第2脚之间的节点与mos管n3第2脚、mos管dn第1脚分别连接，mos管n3第3脚与mos管q3第3脚、mos管q4第1脚与mos管q5第1脚之间的节点分别连接，mos管q3第2脚接电源，mos管q4第3脚与mos管q5第2脚、信号输出端q三者之间的节点与mos管q3第1脚连接，mos管q4第2脚、mos管q5第3脚分别接电源、接地；信号输出端q与反相器g1输入端、mos管dn第3脚分别连接，反相器g1输出端与mos管qn第3脚连接，反相器g2的输入端与mos管dn第2脚、mos管qn第2脚分别连接，反相器g2的输出端与mos管n1第1脚、mos管n2第1脚分别连接；时钟脉冲clk_pulse与mos管n1第2脚连接，mos管n1第3脚与mos管n2第2脚、mos管n3第1脚分别连接，mos管n2第3脚接地；其中，mos管n3第一脚、mos管qn第1脚、mos管n1第1脚、mos管n2第1脚、mos管dn第1脚、mos管q1第1脚、mos管q2第1脚、mos管q3第1脚、mos管q4第1脚和mos管q5第1脚都为栅极。
本实施例的触发器属于一种低功耗的数据流触发器(sjlflipflop)，简称sjlff，sjlff本身是静态结构，时钟负载低即无需负载多个mos管，低功耗设计的实现不是在关键路径(即主干路)上增加mos管，而是在旁路实现，因此不会因低功耗设计影响速度。信号输出端g为一反向器g1结构，在整个版图(集成电路板)中实现上驱动力为最优。sjlff低功耗实现原理如下：通过融入数据前瞻的思想，利用输入信号是低电平0和高电平1的互补形式的输入d(dn)和输出q(qn)，应用伪nmos结构(非互补形式的电路结构)构成一个同或门再通过反向器g1控制mos管n1和mos管n2，只要d＝q，n1关断，脉冲信号不能到达n3，则触发器不做求值运算，从而减低多余的求值操作减低功耗。通过把时钟脉冲使能的求值管用n3实现又有效的提高了触发器的性能，当时钟脉冲有效时，d的传播延时只有一个mos管和一个反向器的时间。本实施例不用异或结构来控制mos管n1和mos管n2是因为版图物理实现中传输的mos管由于阈值损失导致信号减弱而不能很好的驱动负载，使用同或加反向器结构来实现异或逻辑对触发器本身的传播延时没有明显的影响又能提高触发器的稳定性。
脉冲触发器根据应用脉冲电路的形式分显式和隐式两种。显式脉冲触发器的脉冲产生电路在触发器外部，因此它可以多个触发器单元共用脉冲产生电路。隐式脉冲触发器的脉冲产生电路集成在触发器内部。显式脉冲触发器比隐式脉冲触发器更适合构成双边沿触发器来提高系统的性能，同时显式脉冲触发器通过共用脉冲产生电路，能够更好的满足低功耗设计要求。
同样进行了低功耗设计，本实施例的sjlff比常规现有技术的cdff如图1所示的能够更有效的减少多余功耗损失，同时还提供稳定的性能和很高的速度。sjlff特别适合用在对速度和功耗要求比较苛刻的系统中，同时它能替代传统的脉冲触发器，使系统得到更高的性能。
cdff下拉时间比较短，那是由于下拉路径作用在最后一级，路径比较的短，但是需要增加时钟控制，同时对输出产生了毛刺。sjlff触发器上拉和下拉时间都比较平衡，sjlff本身上拉和下拉路径也很短，但是需要进行判断操作才可以进行求值，所以速度上有所减慢。研究数据结果表明：虽然cdff下拉延时小，但是上拉时间才是最终决定它的延时。采用本方案的sjlff的最长延时是小于cdff的。
由于cdff在数据为0时是没有低功耗能力的，所以当数据恒定保持为0的时间越长，sjlff触发器比cdff触发器更加能减低功耗损失。
以上为本发明的优选实施方式，并不限定本发明的保护范围，对于本领域技术人员根据本发明的设计思路做出的变形及改进，都应当视为本发明的保护范围之内。