流水线电路结构的全数字锁相环的制作方法

本实用新型涉及电子信息
技术领域：
，具体涉及一种应用于片上系统的流水线电路结构的全数字锁相环。
背景技术：
：锁相环在通信、无线电电子学、自动控制和电力系统自动化等领域得到了极为广泛的应用，随着半导体技术突飞猛进的发展，系统芯片的出现，锁相环已成为片上系统中的一个重要功能模块。现有全数字锁相环由于电路结构不合理存在功耗偏高的缺陷。而对于在各个领域片上系统应用的芯片来说，降低其功耗、缩短响应时间，提高系统的运行速度对系统性能将产生非常大的改善，因而为了减少片上系统的整体功耗，尤其是减少诸如移动设备的功耗，则需要减少系统芯片中各功能模块的功耗。另外，全数字锁相环的抗扰性能与锁相速度、捕获范围和环路带宽密切相关，而且是相互矛盾的，因而通常设计时采用折中方式获得较好的抗扰性能，提高系统稳定性，但是在进行折中选择时势必对系统的质量产生不利的影响。现有全数字锁相环的电路结构的局限性以及系统参数的固定不变，使得在全数字锁相环应用的片上芯片的高性能和高稳定性不能同时实现。技术实现要素：本实用新型的目的是克服现有技术的上述不足而提供一种流水线电路结构的全数字锁相环，使用流水线技术对锁相环的电路结构进行优化，提高锁相系统的运行速度，降低系统功耗。同时，通过对流水线数字滤波器参数的动态调节实现对全数字锁相环工作过程的动态控制，既提高了锁相速度，又增强了系统的稳定性。本实用新型的技术方案是：一种流水线电路结构的全数字锁相环，包括数字鉴相器模块、流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块和流水线分频器模块，利用电子设计自动化技术完成各个模块电路的设计。数字鉴相器模块由双D触发器实现，该数字鉴相器模块具有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，三个信号输出端分别为ua信号输出端、ah信号输出端及be信号输出端，数字鉴相器模块通过检测全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间的相位误差信号ua，以及极性信号，即超前信号ah和滞后信号be。流水线变模控制器模块包括时间数字转换模块TDC和变模控制器，流水线变模控制器模块为流水线数字滤波器提供可调的动态参数，接收数字鉴相器模块输出的相位误差信号ua，并根据该相位误差信号ua的大小来调节流水线变模控制器模块输出的模值km，具体的调节方式为：当相位误差较大时，输出较小的模值km，以便加快锁相速度；当相位误差较小时，输出较大的模值km，以减小环路锁定后的相位抖动。其中时间数字转换模块TDC包括20位计数器，20位计数器采用五级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S，其中第一级计数器的位数为0-3位，第二级计数器位数为4-7位，第三级计数器的位数为8-11位，第四级计数器的位数为12-15位，第五级计数器位数为16-19位，采用超高速集成电路硬件描述语言完成对时间数字转换模块TDC的设计，再与变模控制器连接，得到流水线自动变模控制器模块；根据数字鉴相器模块输出的相位误差信号ua，为流水线数字滤波器模块中的可逆计数器提供可变模值的输出信号km。流水线数字滤波器模块由8位可逆计数器构成，该可逆计数器采用二级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S。其中第一级计数器的位数为0-3位，第二级计数器为位数为4-7位，可逆计数器的模值是流水线变模控制器模块按照预设的控制算法自动生成的；该流水线数字滤波器模块接收来自数字鉴相器模块根据输入信号fin与输出反馈信号fout比较得到的超前信号ah和滞后信号be，根据超前信号ah或滞后信号be进行加计数或减计数，当计数值达到接收到的计数器的模值时，产生进位信号inc或借位信号dec，并分别送给加扣脉冲控制电路模块。加扣脉冲控制电路模块接收流水线数字滤波器模块发送的进位信号inc或借位信号dec，对其输出的数字序列信号进行脉冲的加扣处理，并将处理后的数字序列信号发送到流水线分频器模块；具体的实现方式为：当加扣脉冲控制电路模块输入端的进位信号inc为高电平时，在其输出的数字序列信号中插入一个脉冲；当加扣脉冲控制电路模块另一输入端的借位信号dec为高电平时，在其输出的数字序列信号中扣除一个脉冲，并将经过加扣脉冲处理后的数字序列信号发送到流水线分频器模块作进一步的调节。流水线分频器模块由24位计数器构成，其分频系数N可调；该24位计数器采用三级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S；每一级为一个8位计数器，其中第一级计数器的位数为0-7位，第二级计数器位数为8-15位，第三级计数器的位数为16-23位；每当低一级的8位计数器产生进位信号时，触发高一级的8位计数器开始计数，以此进行累加计数；该分频系数N从外部输入端口设置，即根据该锁相环输入信号频率的不同，灵活设置分频系数的具体参数；该参数的设置是按照系统的时钟信号频率与系统输入信号频率的比值满足2N来选择的。数字鉴相器模块的相位误差信号ua输出端与流水线变模控制器模块的输入端相接，超前信号ah和滞后信号be输出端分别与流水线数字滤波器模块的第一信号输入端及第二信号输入端相接，流水线变模控制器模块的模值信号km输出端与流水线数字滤波器模块的第三输信号入端相接，流水线数字滤波器模块的进位信号inc输出端及借位信号dec输出端分别与加扣脉冲控制电路模块的两个信号输入端相接，加扣脉冲控制电路模块的信号输出端与流水线分频器模块的第一信号输入端相接，根据时钟信号频率与系统输入信号频率确定的外部输入端口设置的分频系数N与流水线分频器模块的第二输入端相接，流水线分频器模块的输出信号fout为锁相环输出信号，并将其反馈到数字鉴相器模块作为数字鉴相器模块的其中一个输入。本实用新型根据流水线电路结构的全数字锁相环的系统结构框图，采用自顶而下的设计方法，基于电子设计自动化技术，采用VHDL语言对各模块进行编程，完成流水线电路结构的全数字锁相环顶层电路设计。在流水线电路结构的全数字锁相环顶层电路中，系统时钟信号clk分别与流水线变模控制器模块、流水线数字滤波器模块及加扣脉冲控制电路模块的输入端clk相接。系统复位信号reset分别与流水线变模控制器模块、流水线数字滤波器模块、加扣脉冲控制电路模块及流水线分频器模块的输入端reset相接。使能信号en与流水线数字滤波器模块的输入端en相接。系统输入信号fin与数字鉴相器模块输入端fin相接。数字鉴相器模块的输出信号有三个，分别为ah、be及ua，其中ah、be分别与流水线数字滤波器模块的输入端ah、be相接，ua与流水线变模控制器模块的输入端ua相接。流水线变模控制器模块的输出端km与流水线数字滤波器模块的输入端km相接。流水线数字滤波器模块的两个输出端进位信号inc输出端及借位信号dec分别与加扣脉冲控制电路模块输入端inc、dec相接。加扣脉冲控制电路模块的输出端idout与流水线分频器模块的输入端idout相接。计算系统的时钟信号频率与系统输入信号频率的比值关系，设置分频系数N，将其作为流水线分频器模块的分频系数N输入端，流水线分频器模块的输出端fout为系统的输出信号端，同时又反馈到系统的输入端口作为数字鉴相器模块的输入端。本实用新型提供的流水线电路结构的全数字锁相环的具体锁相控制过程如下：数字鉴相器模块通过检测锁相环输入信号fin和输出信号fout的上升沿，输出相应的相位超前信号ah或滞后信号be及相位误差信号ua。流水线变模控制器模块对相位误差信号进行数字化和比较，当相位误差较大时，减小送入流水线数字滤波器模块的模值km；当相位误差较小的时，增大送入流水线数字滤波器模块的模值km。同时，判断数字鉴相器模块输出的相位超前信号ah和相位滞后信号be的电平，当其输出的相位超前信号ah为高电平时，流水线变模控制器模块进行加计数，当加计数值达到流水线变模控制器模块模值km后，流水线数字滤波模块输出进位信号inc；当数字鉴相器模块输出的相位滞后信号be为高电平时，流水线变模控制器模块进行减计数，当减计数值达到模值km后，流水线数字滤波模块输出借位信号dec。加扣脉冲控制电路模块根据流水线数字滤波模块输出的进位信号inc、借位信号dec，通过加上或减去一个系统时钟周期的时间调整该加扣脉冲控制电路模块的输出信号idout的相位。流水线分频器模块根据加扣脉冲控制电路模块输出的数字信号序列，以及根据系统的时钟信号频率与系统输入信号频率的比值确定的分频系数N，输出流水线分频器模块的输出信号fout送入数字鉴相器模块，与下一周期输入信号fin共同作为数字鉴相器模块的输入，产生相应的相位超前信号ah或滞后信号be及相位误差信号ua，依此进行控制，逐渐减小相位误差，并最终实现锁相环的锁定。在流水线电路结构的全数字锁相环中，通过多级流水线技术设计流水线变模控制器模块、流水线数字滤波器模块以及流水线分频器模块的电路结构，使得系统延时减少，提高了系统的工作速度，并减少了系统的总功耗。流水线变模控制器模块中可逆计数器的模值随着相位误差的不同而变化，可以加快其锁定速度，且在相位锁定区间，会自动选择本系统所设置的最大模值，从而大大减小环路输出信号相位的抖动，提高了系统的稳定性；通过设置流水线分频器模块的分频系数N由外部输入端口设置，满足按照系统的时钟信号频率与系统输入信号频率的比值满足2N进行选择，使得当系统输入信号频率发生跳变时，该锁相环能实现迅速对相位误差进行调整，且锁定后同样自动选择最大模值，即根据其不同的工作过程对系统参数进行动态调节，从而解决提高锁定速度与稳定性之间的矛盾，提高系统的整体性能。本实用新型与现有技术相比具有如下特点：本实用新型所提出的多级流水线电路结构的全数字锁相环，采用电子设计自动化技术完成系统设计，其性能特点在于：1、通过流水线技术设置流水线变模控制器模块、流水线数字滤波器模块、及流水线分频器模块，对锁相环的电路结构进行了优化，提高了锁相系统的运行速度，降低了系统功耗。2、通过对流水线数字滤波器参数的动态调节实现了对锁相环工作过程的动态控制，既能提高锁相速度，又可增强系统的稳定性。3、该锁相环路具有锁相速度快、功耗低、和系统稳定性高等优点，在将其应用到系统芯片中时可降低实际应用的成本，有巨大的市场潜力。以下结合附图和具体实施方式对本实用新型的详细结构作进一步描述。附图说明附图1为流水线电路结构的全数字锁相环的系统结构框图；附图2为采用多级流水线技术的计数器电路结构图；附图3为流水线变模控制器模块的电路结构图；附图4为流水线电路结构的全数字锁相环的顶层电路图；附图5为fin=50MHz时的波形仿真图；附图6为fin=50MHz向fin=25MHz跳变时的波形仿真图。具体实施方式流水线电路结构的全数字锁相环，包括数字鉴相器模块1、流水线变模控制器模块5、流水线数字滤波器模块2、加扣脉冲控制电路模块3和流水线分频器模块4。利用电子设计自动化技术完成各个模块电路的设计。数字鉴相器模块1由双D触发器实现，该数字鉴相器模块具有两个信号输入端及三个信号输出端，两个信号输入端分别为fin信号输入端及fout信号输入端，三个信号输出端分别为ua信号输出端、ah信号输出端及be信号输出端，数字鉴相器模块1通过检测全数字锁相环输入信号fin与输出信号fout的上升沿，判断其相位误差和极性，并生成反映输入与输出信号之间的相位误差信号ua，以及极性信号，即超前信号ah和滞后信号be。流水线变模控制器模块5包括时间数字转换模块TDC5-1和变模控制器5-2，流水线变模控制器模块5为流水线数字滤波器2提供可调的动态参数，接收数字鉴相器模块1输出的相位误差信号ua，并根据该相位误差信号ua的大小来调节流水线变模控制器模块5输出的模值km，具体的调节方式为：当相位误差较大时，输出较小的模值km，以便加快锁相速度；当相位误差较小时，输出较大的模值km，以减小环路锁定后的相位抖动。其中时间数字转换模块TDC5-1包括20位计数器，20位计数器采用五级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S。其中第一级计数器的位数为0-3位，第二级计数器位数为4-7位，第三级计数器的位数为8-11位，第四级计数器的位数为12-15位，第五级计数器位数为16-19位，如图2所示，其中I为计数器的输入信号，O为计数器的输出信号。采用超高速集成电路硬件描述语言完成对时间数字转换模块TDC5-1的设计，再与变模控制器5-2连接，得到流水线自动变模控制器模块5。根据数字鉴相器模块1输出的相位误差信号ua，为流水线数字滤波器模块2中的可逆计数器提供可变模值的输出信号km。流水线数字滤波器模块2由8位可逆计数器构成，该可逆计数器采用二级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S。其中第一级计数器的位数为0-3位，第二级计数器为位数为4-7位，可逆计数器的模值是流水线变模控制器模块5按照预设的控制算法自动生成的。该流水线数字滤波器模块2接收来自数字鉴相器模块1根据输入信号fin与输出反馈信号fout比较得到的超前信号ah和滞后信号be，根据超前信号ah或滞后信号be进行加计数或减计数，当计数值达到接收到的计数器的模值时，产生进位信号inc或借位信号dec，并分别送给加扣脉冲控制电路模块3。加扣脉冲控制电路模块3接收流水线数字滤波器模块2发送的进位信号inc或借位信号dec，对其输出的数字序列信号进行脉冲的加扣处理，并将处理后的数字序列信号发送到流水线分频器模块4。具体的实现方式为：当加扣脉冲控制电路模块3输入端的进位信号inc为高电平时，在其输出的数字序列信号中插入一个脉冲；当加扣脉冲控制电路模块3另一输入端的借位信号dec为高电平时，在其输出的数字序列信号中扣除一个脉冲，并将经过加扣脉冲处理后的数字序列信号发送到流水线分频器模块4作进一步的调节。流水线分频器模块4由24位计数器构成，其分频系数N可调。该24位计数器采用三级流水线设计，每一级计数器M包括寄存器J、加1器和用于暂存计数值的锁存器S。每一级为一个8位计数器，其中第一级计数器的位数为0-7位，第二级计数器位数为8-15位，第三级计数器的位数为16-23位。每当低一级的8位计数器产生进位信号时，触发高一级的8位计数器开始计数，以此进行累加计数；该分频系数N从外部输入端口设置，即根据该锁相环输入信号频率的不同，灵活设置分频系数的具体参数。该参数的设置是按照系统的时钟信号频率与系统输入信号频率的比值满足2N来选择的。数字鉴相器模块1的相位误差信号ua输出端与流水线变模控制器模块5的输入端相接，超前信号ah和滞后信号be输出端分别与流水线数字滤波器模块2的第一信号输入端及第二信号输入端相接，流水线变模控制器模块5的模值信号km输出端与流水线数字滤波器模块2的第三输信号入端相接，流水线数字滤波器模块2的进位信号inc输出端及借位信号dec输出端分别与加扣脉冲控制电路模块3的两个信号输入端相接，加扣脉冲控制电路模块3的信号输出端与流水线分频器模块4的第一信号输入端相接，根据时钟信号频率与系统输入信号频率确定的外部输入端口设置的分频系数N与流水线分频器模块4的第二输入端相接，流水线分频器模块4的输出信号fout为锁相环输出信号，并将其反馈到数字鉴相器模块1作为数字鉴相器模块1的其中一个输入。本实用新型根据流水线电路结构的全数字锁相环的系统结构框图，采用自顶而下的设计方法，基于电子设计自动化技术，采用VHDL语言对各模块进行编程，完成流水线电路结构的全数字锁相环顶层电路设计。在流水线电路结构的全数字锁相环顶层电路中，系统时钟信号clk分别与流水线变模控制器模块5、流水线数字滤波器模块2及加扣脉冲控制电路模块3的输入端clk相接。系统复位信号reset分别与流水线变模控制器模块5、流水线数字滤波器模块2、加扣脉冲控制电路模块3及流水线分频器模块4的输入端reset相接。使能信号en与流水线数字滤波器模块2的输入端en相接。系统输入信号fin与数字鉴相器模块1输入端fin相接。数字鉴相器模块的输出信号有三个，分别为ah、be及ua，其中ah、be分别与流水线数字滤波器模块2的输入端ah、be相接，ua与流水线变模控制器模块5的输入端ua相接。流水线变模控制器模块5的输出端km与流水线数字滤波器模块2的输入端km相接。流水线数字滤波器模块2的两个输出端进位信号inc输出端及借位信号dec分别与加扣脉冲控制电路模块3输入端inc、dec相接。加扣脉冲控制电路模块3的输出端idout与流水线分频器模块4的输入端idout相接。计算系统的时钟信号频率与系统输入信号频率的比值关系，设置分频系数N，将其作为流水线分频器模块4的分频系数N输入端，流水线分频器模块4的输出端fout为系统的输出信号端，同时又反馈到系统的输入端口作为数字鉴相器模块1的输入端。本实用新型提供的流水线电路结构的全数字锁相环的具体锁相控制过程如下：数字鉴相器模块1通过检测锁相环输入信号fin和输出信号fout的上升沿，输出相应的相位超前信号ah或滞后信号be及相位误差信号ua。流水线变模控制器模块5对相位误差信号进行数字化和比较，当相位误差较大时，减小送入流水线数字滤波器模块2的模值km；当相位误差较小的时，增大送入流水线数字滤波器模块2的模值km。同时，判断数字鉴相器模块1输出的相位超前信号ah和相位滞后信号be的电平，当其输出的相位超前信号ah为高电平时，流水线变模控制器模块5进行加计数，当加计数值达到流水线变模控制器模块5模值km后，流水线数字滤波模块2输出进位信号inc；当数字鉴相器模块1输出的相位滞后信号be为高电平时，流水线变模控制器模块5进行减计数，当减计数值达到模值km后，流水线数字滤波模块2输出借位信号dec。加扣脉冲控制电路模块3根据流水线数字滤波模块2输出的进位信号inc、借位信号dec，通过加上或减去一个系统时钟周期的时间调整该加扣脉冲控制电路模块3的输出信号idout的相位。流水线分频器模块4根据加扣脉冲控制电路模块输出的数字信号序列，以及根据系统的时钟信号频率与系统输入信号频率的比值确定的分频系数N，输出流水线分频器模块4的输出信号fout送入数字鉴相器模块1，与下一周期输入信号fin共同作为数字鉴相器模块1的输入，产生相应的相位超前信号ah或滞后信号be及相位误差信号ua，依此进行控制，逐渐减小相位误差，并最终实现锁相环的锁定。对流水线电路结构的全数字锁相环电路进行系统仿真，其仿真结果如图5-6所示，其中图5是频率为50MHz时的仿真波形图，图6为输入信号频率由50MHz跳变到25MHz的仿真波形图，图中en为系统使能信号，reset为系统复位信号，clk为系统时钟信号，fin为系统输入信号，fout为系统输出信号。由锁相环仿真可知，从图5可以看出，在相位调节区间，锁相环中可逆计数器的模值km随着相位误差的不同而变化，这样可以加快其锁定速度；在相位锁定区间，则会自动选择本系统所设置的最大模值km，故可大大减小环路输出信号相位的抖动，提高了系统的稳定性。从图6可以看出，当输入频率发生跳变时，锁相环能够在输入信号频率发生跳变后的第一个周期内快速锁定信号的频率，并迅速对相位误差进行调整，大约经过2.5μs便可锁定，且锁定后同样自动选择最大的km值。该锁相环能够根据其不同的工作过程对系统参数进行动态调节，从根本上解决了提高锁定速度与稳定性之间的矛盾，提高了锁相系统的整体性能。取系统的时钟信号频率为200MHZ，系统的输入信号频率为50MHZ时，分别对传统锁相环和流水线锁相环进行了系统仿真，并对仿真结果进行时序分析和功耗分析。具体结果分析如表1所示：表1clk=200MHZ,fin=50MHZ结果比较延时/(ns)功耗/(μW)传统ADPLL3.424117390流水线ADPLL2.146116760从表1可以看出，首先，与传统的锁相环相比，流水线电路结构锁相环的系统延时减少了1.278ns。其次，时钟频率为200MHZ时，其系统的总功耗比传统的锁相环减少了630μW。由此可见，具有流水线电路结构的全数字锁相环可以减少系统延时，提高系统的工作速度，并可减少系统的总功耗。当前第1页1 2 3