脉冲信号传输电路及脉冲信号刷新电路的制作方法

本申请涉及电气元件领域，具体而言，涉及一种脉冲信号传输电路及脉冲信号刷新电路。

背景技术：

隔离信号传输广泛应用于数字隔离器、栅极驱动器、隔离数据总线收发器(例如CAN总线、485总线、232总线等)。目前基于高压电容的隔离信号传输的技术由于在功耗、可靠性、传输速率上的优势，已经逐渐取代传统的光耦隔离器。

基于高压电容的隔离信号传输技术有两大类编解码方式，分别是脉冲型和开关键型(On-Off-Key)。开关键型的编码方式在信号为长1 (或者长0)的情况下，需要持续传输载波信号，所以收发器的功耗主要和信号的占空比有关，不会随着传输信号的数据率降低而减小。脉冲型的收发器，只是在信号的上升沿和下降沿工作，将上升沿和下降沿进行不同的编码再通过高压电容进行传输。使用脉冲型方案，当数据率很低时，系统的功耗可以显著降低。但是当信号为长0或者长 1时，发射器会长时间不输出信号，在这个过程中如果接收器受到干扰而发生误码，需要等到发射器下一次发射信号的时候才能得到纠正，导致纠错时间很长。

技术实现要素：

有鉴于此，本申请实施例提供了一种脉冲信号传输电路及脉冲信号刷新电路。

本申请实施例提供了一种脉冲信号传输电路，所述脉冲信号传输电路包括：发射器、隔离电容、接收器以及下拉刷新开关器件；所述发射器的输出端与所述隔离电容的一端连接，所述隔离电容的另一端与所述接收器的输入端连接；所述下拉刷新开关器件的一端分别与所述发射器的输出端以及所述隔离电容的远离所述接收器的一端连接，所述下拉刷新开关器件的另一端接地,所述下拉刷新开关器件的控制端根据发射器逻辑状态及逻辑状态的持续时间控制下拉刷新开关器件的导通与关断。

本申请实施例还提供了一种脉冲信号刷新电路，包括两个上述的脉冲信号传输电路，两个所述脉冲信号传输电路可记为第一脉冲信号传输电路和第二脉冲信号传输电路；信号源的输出端分别与第一反相器的输入端以及第二脉冲信号传输电路的输入端连接，所述第一反相器的输出端与所述第一脉冲信号传输电路的输入端连接，所述第一脉冲信号传输电路与第二脉冲信号传输电路连接同一接收器。

本申请实施例提供的脉冲信号传输电路和脉冲信号刷新电路的有益效果为：

本申请实施例提供的脉冲信号传输电路，所述脉冲信号传输电路包括：发射器、隔离电容、接收器以及下拉刷新开关器件；所述发射器的输出端与所述隔离电容的一端连接，所述隔离电容的另一端与所述接收器的输入端连接；所述下拉刷新开关器件的一端分别与所述发射器的输出端以及所述隔离电容的远离所述接收器的一端连接，所述下拉刷新开关器件的另一端接地,所述下拉刷新开关器件的控制端根据发射器逻辑状态及逻辑状态的持续时间控制下拉刷新开关器件的导通与关断。下拉刷新开关器件可通过缓慢导通并快速闭合，使得发射器的输出端的电压缓慢下降并快速上升，由于输出端的电压的缓慢下降的过程变化较慢，电信号的变化过程难以通过隔离电容传到接收器，而电压的快速上升的过程变化较快，可以通过电容传到接收器，从而起到在发射器的内部信号不发生变化的情况下，再次产生一个可以通过隔离电容的上升沿信号，来维持接收器的输出电平与发射器的输出端一致。

为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。

附图说明

为了更清楚的说明本申请实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单的介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术中的脉冲信号传输电路的电路图；

图2示出了本申请实施例提供的脉冲信号传输电路的电路图；

图3示出了本申请实施例提供的脉冲信号传输电路的一种具体实施方式的电路图；

图4示出了本申请实施例提供的脉冲信号传输电路的工作原理的波形图；

图5示出了本申请实施例提供的脉冲信号传输电路的工作原理的波形图；

图6示出了本申请实施例提供的脉冲信号刷新电路的电路图。

具体实施方式

现有的脉冲信号传输电路如图1所示，输入信号为A01，经过由多级反相器组成的驱动缓冲电路A10，连接到驱动高压隔离电容A20 的终级驱动器A11。隔离电容A20的另一端连接接收器A30，接收器A30用于检测和解码通过A20传输过来的信号。

由于电容的阻抗随着频率上升而减小，所以高频信号通过电容时的衰减小，低频信号通过电容时的衰减高。如果信号的变化快(dV/dt 高，信号边沿陡峭)，则传输到接收器A30的信号幅度大；如果信号的变化慢(dV/dt低，信号边沿平缓)，则传输到接收器A30的信号幅度小。

为了说明工作原理，在输入信号A01中包含了一个上升沿A02 和一个长1的逻辑A03，即A03表示系统的输入长时间为1而没有发生改变。多级反相器的数量根据驱动能力和延时的需求设计，可以为奇数或偶数个，此处以奇数个为例做说明。在最后一级驱动器的栅极A40上，输入信号反相，输入的上升沿A02对应到A40处的下降沿A04，而输入的长1逻辑A03对应为A40处的长0逻辑A05。最后一级驱动器A11也是反相器，所以其输出点A41的电压的逻辑恢复为和输入电压相同，包含了上升沿A06和长1逻辑A07。A41的信号通过电容A20后，由于电容的频率响应特性，上升沿A06传输到接收器A30接收到的信号A08包含一个幅度较大的正向脉冲A09，接收器A30内部的逻辑电路将输出端A42置1，没有信号沿(上升沿或下降沿)的时间段对应的接收信号A08为零的区域，在下一个脉冲到来之前，接收器A30内部的逻辑电路的锁存功能将输出A42 维持在1不变。

但是，如果外界的干扰A60将一个足够大的负的(与A09相反) 脉冲耦合到了接收器A30的输入端，则这个负脉冲将通过A30内部的逻辑电路将输出端A42置0，而A30内部的锁存功能会将A42一直维持在0，直到发射器传输的下一个脉冲到达。这样就出现了系统的输入和输出不同的情况，而A30无法识别发现外界的干扰造成的这一错误，所以误码一直无法得到纠正。

为解决上述技术问题，本申请实施例提供了如下的脉冲信号传输电路，下面将结合附图，对本申请实施例中的脉冲信号传输电路进行详细介绍。

实施例

具体请参见图2，图2示出了本申请实施例提供的一种脉冲信号传输电路10，所述脉冲信号传输电路包括：发射器110(图中未标出 110的范围)、隔离电容A20、接收器A30以及下拉刷新开关器件 B20。所述发射器110的输出端与所述隔离电容A20的一端连接，所述隔离电容A20的另一端与所述接收器A30的输入端连接。所述下拉刷新开关器件B20的一端分别与所述发射器110的输出端以及所述隔离电容A20的远离所述接收器A30的一端连接，所述下拉刷新开关器件B20的另一端接地，所述下拉刷新开关器件B20的控制端(即栅极)根据发射器逻辑状态及逻辑状态的持续时间控制下拉刷新开关器件的导通与关断。

请参见图3，发射器110包括计时器A15、多个反相器以及终级反相器A11，所述计时器A15的输入端分别与输入信号源以及A41 连接，所述计时器A15的输出端的逻辑与发射器的逻辑进行通过第一驱动端子进行逻辑运算。。当发射器110的输入信号或所述终级反相器A11的输出点在第一等待时间内没有发生变化时，计时器A15 电路输出一个脉冲宽度为第二等待时间(WQt)的刷新信号。发射器的逻辑状态是指由发射器的输入信号所确定的，发射器电路中各个逻辑节点的状态。发射器的输入或者终级反相器的输入/输出是具有代表性的逻辑节点。

发射器110的输入端与终级反相器A11之间可以包含一个或多个相连的反相器，且终级反相器A11为发射器110中相连的反相器的最后一级。

所述输入信号还依次经所述多个反相器与所述终级反相器A11 的输入端连接，所述终级反相器A11的输出端与所述隔离电容A20 连接。

所述终级反相器A11包括上拉开关器件A50和下拉开关器件 A51，所述上拉开关器件A50的栅极以及所述下拉开关器件A51的栅极均与所述多个反相器中的一反相器的输出端连接；所述上拉开关器件A50的源极与电源VDD连接，所述上拉开关器件A50的漏极以及所述下拉开关器件A51的漏极均与所述隔离电容A20的一端连接；所述下拉开关器件A51的源极接地。

隔离电容A20具体可以为高压隔离电容A20。接收器A30用于检测和解码通过隔离电容A20传输过来的信号，其中包含比较器及锁存器电路。

下拉刷新开关器件B20设置于终级反相器A11的输出端与发射器110的地电位之间，所述下拉刷新开关器件B20可以为MOS管，具体可以为NMOS管，请参见图3，所述电路还包括下拉刷新驱动器B10，其作用为根据发射器逻辑状态及逻辑状态的持续时间控制下拉刷新开关器件的导通与关断。所述下拉刷新驱动器B10的输出端与所述下拉刷新开关器件B20的栅极连接，所述下拉刷新开关器件 B20的漏极分别与所述发射器110的输出端以及所述隔离电容A20 的远离所述接收器A30的一端连接，所述下拉刷新开关器件B20的源极接地。

下拉刷新开关器件B20的导通电阻小于上拉开关器件A50的导通电阻，优选地，下拉刷新开关器件B20的导通电阻小于上拉开关器件A50的导通电阻的三分之一。下拉刷新开关器件B20由下拉刷新驱动器B10控制。

所述下拉刷新驱动器B10包括第一驱动端子和不对称下拉反相器。所述不对称下拉反相器包括第一控制开关B21和第二控制开关 B22，所述第一控制开关B21的栅极以及第二控制开关B22的栅极均与所述第一驱动端子连接，所述计时器的输出端逻辑状态与发射器的逻辑状态通过所述第一驱动端子进行逻辑运算；运算结果连接到所述下拉刷新驱动器，使其根据发射器逻辑状态及逻辑状态的持续时间控制下拉刷新开关器件的导通与关断。

所述第一控制开关B21的源极与电源连接，所述第一控制开关 B21的漏极以及所述第二控制开关B22的漏极均与所述下拉刷新开关器件B20的栅极连接，所述第二控制开关B22的源极接地。所述第一控制开关B21的导通电阻大于所述第二控制开关B22的导通电阻。具体地，第二控制开关B22的导通电阻小于第一控制开关B21 的导通电阻的50％。

请参见图3，本申请实施例提供的脉冲信号传输电路还包括上拉刷新开关器件B23，所述上拉刷新开关器件B23的一端分别与所述发射器110的输出端以及所述隔离电容A20的远离所述接收器A30的一端连接，所述上拉刷新开关器件B23的另一端与电源连接，所述上拉刷新开关器件的控制端根据发射器逻辑状态及逻辑状态的持续时间控制上拉刷新开关器件的导通与关断。上拉刷新开关器件B23 的导通电阻小于下拉开关器件A51的导通电阻，优选地，上拉刷新开关器件B23的导通电阻小于下拉开关器件A51的导通电阻的三分之一。

所述上拉刷新开关器件B23可以为MOS管，具体可以为PMOS 管，所述电路还包括上拉刷新驱动器B11，所述上拉刷新驱动器B11 的输出端与所述上拉刷新开关器件B23的栅极(即控制端)连接，所述上拉刷新开关器件B23的漏极分别与所述发射器110的输出端以及所述隔离电容A20的远离所述接收器A30的一端连接，所述上拉刷新开关器件B23的源极与所述电源VDD连接。上拉刷新驱动器 B11控制上拉刷新开关器件B23。

所述上拉刷新驱动器B11包括第二驱动端子和不对称上拉反相器，所述不对称上拉反相器包括第三控制开关B24和第四控制开关 B25，所述第三控制开关B24的栅极以及第四控制开关B25的栅极均与所述第二驱动端子连接。所述计时器的输出端逻辑状态与发射器的逻辑状态通过所述第二驱动端子进行逻辑运算；运算结果连接到所述上拉刷新驱动器，使其根据发射器逻辑状态及逻辑状态的持续时间控制上拉刷新开关器件的导通与关断。

所述第三控制开关B24的源极与电源VDD连接，所述第三控制开关B24的漏极以及所述第四控制开关B25的漏极均与所述上拉刷新开关器件B23的栅极连接，所述第四控制开关B25的源极接地。第三控制开关B24的导通电阻小于第四控制开关B25的导通电阻的 50％。

本申请实施例提供的脉冲信号传输电路的工作原理为：

当计时器A15电路没有输出刷新信号时，所述上拉刷新开关器件B23关断，所述下拉刷新开关器件B20关断。

如果Vin或终级反相器的输出点在第一等待时间Wf内没有发生变化，则计时器TIMER输出一个以第二等待时间(WQt)为脉冲宽度的逻辑信号(在本实施例中以逻辑1为例)作为刷新信号，其他时刻TIMER输出相反的逻辑信号，即无刷新信号(在本实施例中以逻辑0为例)。

当计时器A15电路输出刷新信号时，下面以终级反相器A11的输出为高电平为例进行说明：

刷新信号开始后下拉刷新驱动器B10控制下拉刷新开关器件 B20在第一特征时间段内完成从关断到导通的转变，刷新信号结束后在第二特征时间段内完成从导通恢复到关断；其中第一特征时间段的时长是所述第二特征时间段的时长的3倍以上。

当所述终级反相器的输入点A40为0且所述计时器A15电路有输出刷新信号时，不对称下拉反相器的输入B43为逻辑0；其他情况下不对称下拉反相器的输入B43为逻辑1。

所述第二等待时间大于或等于所述第一特征时间段。

当终级反相器的输出点A41输出的是高电平(逻辑1)信号时，请参见图4，在第一等待时间内，没有刷新信号，此时上拉刷新电路和下拉刷新电路都不工作，即上拉刷新开关器件B23和下拉刷新开关器件B20均处于关断状态，此时终级反相器的输出点A41输出不受影响，维持在高电平的状态。以下拉刷新开关器件B20为NMOS 为例：不对称下拉反相器的输入B43为1；第一下拉刷新开关器件 B20的栅极输入为0。

在第二等待时间内，有刷新信号，此时不对称上拉反相器的输入 B44保持为0，B43从1变成0，上拉刷新电路不工作，下拉刷新电路工作。即上拉刷新开关器件B23仍处于关断状态，下拉刷新开关器件B20在不对称下拉反相器的作用下逐渐开启，由于不对称下拉反相器的下拉能力足够大，上拉能力足够小，所以可以在刷新过程中产生两个速度不同的信号边沿，具体的：

不对称下拉反相器的输入从1变成0，此时不对称下拉反相器中的第一控制开关B21开启，第二控制开关B22关断；由于第二控制开关B22的导通电阻小于第一控制开关B21的导通电阻的50％；所以电源电压通过第一控制开关B21给下拉刷新开关器件B20的栅极充电的速度较慢，因此第一下拉刷新开关器件B20是逐渐导通，这一导通速度很慢，终级反相器的输出点A41信号边沿平缓(变化速度慢)，通过隔离电容A20传输到接收器A30的信号达不到接收器A30的阈值，不足以触发接收器A30。另一方面，由于下拉刷新开关器件B20的导通电阻小于所述上拉开关器件A50导通电阻的1/3，所以在下拉刷新开关器件B20完全导通后，A41的电压由A50和B20 的分压决定，即终级反相器输出电压在刷新时的最小值A61小于高电平对应的电压的1/4。随后，第二等待时间结束，不对称下拉反相器的输入恢复到1，此时第一控制开关B21关断，第二控制开关B22 导通。

由于第二控制开关B22的导通电阻小于第一控制开关B21的 50％，所以对下拉刷新开关器件B20的放电非常迅速，造成B20的迅速关断，从而在A50的作用下将终级反相器的输出电压A41快速恢复到1。这一关断速度很快，终级反相器的输出点(A41)形成了很陡峭的信号边沿(变化速度快)，请参见图4，通过隔离电容A20 传输到接收器A30的信号超过了A30的阈值，足以触发接收器A30。从而向接收器A30传输了一个从高电平到低电平(从0到1)的脉冲，让接收器A30可以确认现在发射器110的输出为1。

即通过实现第一控制开关B21以及第二控制开关B22的导通或关断，使得B20缓慢导通并快速关断，而B20的缓慢导通并快速关断可以实现A41缓慢由1下降至0，并由0快速上升至1。其中，请参见图4，由于A41缓慢由1下降至0的过程对应的变化过程较为缓和，故产生的脉冲信号未到达接收器A30触发阈值，A41由0快速上升至1的过程对应的变化过程较为迅速，相应产生的脉冲信号到达接收器A30的触发阈值，因此，可以再次让接收器A30接收到一个上升沿的信号，从而使得接收器A30的输出与发射器110的输出一致。

当计时器A15电路输出刷新信号时，下面以终级反相器A11的输出为低电平为例进行说明：

如果此时所述终级反相器的输出A41为低电平，则刷新信号开始后上拉刷新驱动器B11控制上拉刷新开关器件B23在第三特征时间段内完成从关断到导通的转变，刷新信号结束后在第四特征时间段内完成从导通恢复到关断；所述第三特征时间段的时长是所述第四特征时间段的时长的3倍以上。

当所述终级反相器的输入点A40为1且所述计时器A15电路有输出刷新信号时，不对称上拉反相器的输入B44为逻辑1；其他情况下，不对称上拉反相器的输入B44为逻辑0。

不对称上拉反相器的输入B44为0；第一上拉刷新开关器件B23 的栅极输入为1。

在第一等待时间内，没有刷新信号，此时B44保持为0，B43保持为1，上拉刷新电路和下拉刷新电路都不工作，即上拉刷新开关器件B23和下拉刷新开关器件B20均处于关断状态，此时终级反相器的输出点A41输出不受影响，维持在高电平的状态。以上拉刷新开关器件B23为PMOS为例：不对称上拉反相器的输入B44为0；第一上拉刷新开关器件B23的栅极输入为1。

在第二等待时间内，有刷新信号，此时下拉刷新电路不工作，上拉刷新电路工作。即下拉刷新开关器件B20仍处于关断状态，上拉刷新开关器件B23在不对称上拉反相器的作用下逐渐开启，由于不对称上拉反相器的下拉能力足够小，上拉能力足够大，所以可以在刷新过程中产生两个速度不同的信号边沿，具体的：

不对称上拉反相器的输入B44从0变为1，此时不对称上拉反相器中的第四控制开关B25导通，第三控制开关B24关断；由于第三控制开关B24的导通电阻小于第四控制开关B25的导通电阻的50％；所以地通过第四控制开关B25给上拉刷新开关器件B23放电的速度较慢，因此上拉刷新开关器件B23是逐渐导通，这一导通速度很慢，请参见图5，终级反相器的输出点A41信号边沿平缓(变化速度慢)，通过隔离电容A20传输到接收器A30的信号不足以触发接收器A30。

另一方面，由于上拉刷新开关器件B23的导通电阻小于所述下拉开关器件A51导通电阻的1/3，所以在上拉刷新开关器件B23完全导通后，A41的电压由A51和B23的分压决定，即终级反相器输出电压在刷新时的最大值A62大于高电平对应的电压的3/4。随后，第二等待时间结束，不对称上拉反相器的输入B44恢复到0，此时第四控制开关B25关断，第三控制开关B24导通。由于第三控制开关B24 的导通电阻小于第四控制开关B25，所以电源通过第三控制开关B24 对上拉刷新开关器件B23的栅极的充电非常迅速，造成B23的迅速关断，从而在A51的作用下将终级反相器的输出电压A41快速恢复到0。这一关断速度很快，形成了很陡峭的信号边沿(变化速度快)，请参见图5，通过隔离电容A20传输到接收器A30的信号足以触发接收器A30。从而向接收器A30传输了一个从高电平到低电平(从1 到0)的脉冲，让接收器A30可以确认现在发射器110的输出为0。

请参见图5，由于A41缓慢由0上升至1的过程对应的变化过程较为缓和，故产生的脉冲信号未到达接收器A30触发阈值，A41由1 快速下降至0的过程对应的变化过程较为迅速，相应产生的脉冲信号到达接收器A30的触发阈值，因此，可以再次让接收器A30接收到一个下降沿的信号，确认A30的输出应当为0，从而使得接收器A30 的输出与发射器110的输出一致。

根据上面对工作原理的描述，可以得到下面的逻辑关系：

即：

不对称上拉反相器输入＝终级反相器输入AND有刷新信号

不对称下拉反相器输入＝终级反相器输入OR(NOT有刷新信号)

上面的关系也可以用系统中的其他信号或者其他等效的逻辑表达式实现，不应当成为本实用新型的限制。综上所述，计时器的输出端逻辑状态与发射器的逻辑状态通过第一驱动端子进行逻辑运算，其结果与不对称下拉反相器的输入端相连；计时器的输出端逻辑状态与发射器的逻辑状态通过第二驱动端子进行另一逻辑运算，其结果与不对称上拉反相器的输入端相连。

需要注意的是，所述上拉刷新电路和所述下拉刷新电路都连接在终级反相器的输出点。所述终级反相器A11与所述发射器110的输入之间可以通过一定的逻辑电路相连，优选的，在所述终级反相器之前还包含了若干逐级放大的反相器，用于增强驱动能力。刷新电路只能设置在终级反相器的输出，即与隔离电容A20相连的位置，而不能设置在该反相器之前的其他的反相器的输出。如果将刷新电路设置在终级反相器之前，则只能在该处产生一个平缓的边沿，这个平缓的边沿通过一级或多级反相器之后到达隔离电容A20的一端时又会恢复成陡峭的边沿信号，从而导致刷新信号的上升沿和下降沿都向接收器A30传输幅度超过阈值的脉冲，导致接收器A30接收到错误的信号。

本申请实施例还提供了一种脉冲信号刷新电路，请参见图6，包括两个上述的脉冲信号传输电路，两个所述脉冲信号传输电路可记为第一脉冲信号传输电路和第二脉冲信号传输电路；

信号源的输出端分别与第一反相器210的输入端以及延时器220 的输入端连接，所述第一反相器210的输出端与所述第一脉冲信号传输电路的输入端连接，延时器220的输出端与第二脉冲信号传输电路的输入端连接，所述第一脉冲信号传输电路与第二脉冲信号传输电路连接同一接收器A30。

信号源的输出端分别与接了第一反相器210的第一脉冲信号传输电路以及接了延时器220的第二脉冲信号传输电路连接，可以较好地消除电信号传输过程中所产生的误差。

本申请实施例提供的脉冲信号传输电路，所述脉冲信号传输电路包括：发射器110、隔离电容A20、接收器A30以及下拉刷新开关器件B20；所述发射器110的输出端与所述隔离电容A20的一端连接，所述隔离电容A20的另一端与所述接收器A30的输入端连接；所述下拉刷新开关器件B20的一端分别与所述发射器110的输出端以及所述隔离电容A20的远离所述接收器A30的一端连接，所述下拉刷新开关器件B20的另一端接地。下拉刷新开关器件B20可通过缓慢导通并快速闭合，使得发射器110的输出端的电压缓慢下降并快速上升，由于输出端的电压的缓慢下降的过程变化较慢，电信号的变化过程难以通过隔离电容A20传到接收器A30，而电压的快速上升的过程变化较快，可以通过电容传到接收器A30，从而起到在发射器110 的内部信号不发生变化的情况下，再次产生一个可以通过隔离电容 A20的上升沿信号，来维持接收器A30的输出电平与发射器110的输出端一致。

需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。对于装置类实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本申请所提供的几个实施例中，应该理解到，所揭露的装置和方法，也可以通过其它的方式实现。以上所描述的装置实施例仅仅是示意性的，例如，附图中的流程图和框图显示了根据本申请的多个实施例的装置、方法和计算机程序产品的可能实现的体系架构、功能和操作。在这点上，流程图或框图中的每个方框可以代表一个模块、程序段或代码的一部分，所述模块、程序段或代码的一部分包含一个或多个用于实现规定的逻辑功能的可执行指令。也应当注意，在有些作为替换的实现方式中，方框中所标注的功能也可以以不同于附图中所标注的顺序发生。例如，两个连续的方框实际上可以基本并行地执行，它们有时也可以按相反的顺序执行，这依所涉及的功能而定。也要注意的是，框图和/或流程图中的每个方框、以及框图和/或流程图中的方框的组合，可以用执行规定的功能或动作的专用的基于硬件的系统来实现，或者可以用专用硬件与计算机指令的组合来实现。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

所述功能如果以软件功能模块的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本申请的技术方案本质上或者说对现有技术做出贡献的部分或者该技术方案的部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备 (可以是个人计算机，服务器，或者网络设备等)执行本申请各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-Only Memory)、随机存取存储器(RAM，Random Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者设备中还存在另外的相同要素。

以上所述仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。