专利名称：低压工作的触发器电路的制作方法
技术领域：
本发明涉及一种触发器电路，尤其是具有发射极耦合逻辑电路(ECL)结构的触发器电路。
通常，触发器电路(以下简称F/F电路)是由各自具有恒定电流源的主侧和伺服侧闩锁/保持电路构成。
图8所示是一个F/F电路示意图，表示现有的此类电路的一个例子。图8所示的F/F电路包括有一个连接于用来输入原数据信号和补充数据信号的数据输入端71和72的主侧闩锁/保持电路1和连接于主侧闩锁/保持电路1的输出侧并在数据输出端75-76输出原数据信号和补充数据信号的一个伺服侧闩锁/保持电路2。该电路进一步还包括受提供给时钟输入端73和74的正相和负相时钟驱动的晶体管31和32、包括用来向晶体管31和32提供恒定电流的恒流源54和55。主侧闩锁/保持电路，包括构成所谓吉尔伯特(Gilbert)单元的晶体管11和14、晶体管12和13、晶体管27和28，包括负载电阻41与42和恒流源51。伺服侧闩锁/保持电路2是由包括晶体管15-18、晶体管29与30的吉尔伯特单元、负载电阻43与44以及恒流源53构成。
在此F/F电路中，原输入数据信号和补充输入数据信号分别通过数据输入端71和72输入到构成一个差分对的晶体管11和14的基极。并且，晶体管15和18的基极分别连接于晶体管13与14的集电极和晶体管11与12的集电极，主侧闩锁/保持电路1的正相和负相数据输出就是分别输出到晶体管15和18的基极。此外，正相和负相输入时钟分别通过时钟输入端74与73和由晶体管32、31、恒流源55、54构成的射极跟随器被输入到晶体管27与30和晶体管28与29的基极。所以，主侧闩锁/保持电路，和伺服侧闩锁/保持电路2分别重复彼此相反的操作，并在数据输出端75和76输出正相和负相输出数据。
在操作中，当输送给输入端73的正相时钟为高电位(H)，并且输送给时钟输入端74的负相时钟为低电位(L)时，则晶体管27和30将被开通，而晶体管28和29将被关断。所以，主侧闩锁/保持电路1成为保持状态，伺服侧闩锁/保持电路2成为闩锁状态。
当时钟输入端73变为低电位(L)，而时钟输入端74变为高电位(H)，晶体管27和30关断，而晶体管28和29开通。这种情况下，主侧闩锁/保持电路1成为闩锁状态，伺服侧闩锁/保持电路2成为保持状态。
按此方式，上述F/F电路通过重复主侧闩锁/保持电路，和伺服侧闩锁/保持电路2的彼此相反的操作来进行触发器操作。构成射极跟随器的晶体管31和32被用来为输送给晶体管27-30的时钟信号建立一个电平，使这些晶体管的基极一发射极电压(Vbe)低于晶体管11-14和晶体管15-18的基极一发射极电压(Vbe)。
具体而言，上述F/F电路工作在电源电压为2.45V(＝2Vbe+Vsat+Vrcs)的条件下，其中Vbe是一个双极晶体管的开通电压，为0.9V；Vsat是电流源晶体管的饱和电压，为0.4V；Vrcs是一个射极电阻两端的电压，为0.25V。
此外，号码为平7-30405的日本专利公开文献公开了一个在1.8V量级的电源电压下工作的一个类似的F/F电路，如图9所示。
图9所示的F/F电路包括由晶体管11-14构成的一个主侧闩锁/保持电路1、负载电阻41和42、构成恒流源的晶体管21和22、类似地由晶体管15-18构成的一个伺服侧闩锁/保持电路2、负载电阻43和44、构成一个恒流源的晶体管23和24、作为时钟输入开关晶体管的晶体管31和32、电平移动电阻49和50、以及按二极管方式连接的晶体管25和26。
在工作中，由各自的时钟输入端输入的正相和负相时钟信号的电平通过晶体管31和32，在电阻49和50的影响下发生移动，并分别决定晶体管25和26的基极电位。
在此情况下，如果电阻49和50的阻值按如下条件设值，即，使得当时钟输入端73为高电位而时钟输入端74为低电位时，晶体管25开通而晶体管26关断，那么，与晶体管25一起构成一个电流反射器的晶体管22和23将被开通，与晶体管26一起构成一个电流反射器(Current mirror)的晶体管21和24将被关断。所以，主侧闩锁/保持电路1将成为保持状态，伺服侧闩锁/保持电路2成为闩锁状态。
另一方面，当时钟输入端73为低电位而时钟输入端74为高电位时，主侧闩锁/保持电路1成为闩锁状态，伺服侧闩锁/保持电路2成为保持状态。
以这种方式，通过主侧闩锁/保持电路1和伺服侧闩锁/保持电路2的交替操作进行触发器操作。进一步讲，由于这样的F/F电路具有包括晶体管31与32和晶体管25与26的二阶垂直结构，这些晶体管构成时钟输入电路，它的低压工作是在2Vbe电压条件下，即最小在1.8量级。换言之，由于时钟输入端73和74包括射极跟随器，射极跟随器的输出通过电阻49和50输出给集电极与基极作短路连接的晶体管25和26，并且这些晶体管的排列构成二阶垂直结构，使得该电路难以在电源电压77低于1.8V的条件下工作。
近年，靠电池驱动的便携通讯设备日益普遍，用在这类设备中的F/F电路要求在低压下工作。为此，另外一种F/F电路被公开在号码为平2-21717的日本专利公开文献或号码为4,977,335的美国专利中，该电路如
图10所示。
该电路包括一个由晶体管11-14构成的主侧闩锁/保持电路2a；负载电阻41和42；恒流源56和57；类似地由晶体管15-18构成的伺服侧闩锁/保持电路2a；负载电阻43和44；恒流源58和59；作为接收这些闩锁/保持电路1a和2a的恒流源56-59所供给的电流的通道的大晶体管33-36；由基极分别连接于时钟输入端74和73的晶体管19和20构成的一个差分放大电路8；负载电阻45和46；以及一个恒流源51。晶体管33-36中每一个的大小是四倍于晶体管11-14、晶体管15-18、晶体管19或晶体管20的大小。
在这个F/F电路中，从各个时钟输入端73和74输入的正相和负相时钟信号经差分放大电路8的放大之后被输送给大晶体管33-36。首先，当时钟输入端73为高电位而时钟输入端74为低电位时，晶体管33和34开通而晶体管35和36关断。在其它晶体管中，由于恒流源57的电流注入晶体管33，晶体管11和14关断。另外，由于在这种情况下晶体管36已被关断，晶体管12和13被开通。所以，主侧闩锁/保持电路1a成为保持状态。进一步讲，由于恒流源58的电流流入晶体管34，晶体管16和17关断。类似上述情况，由于晶体管35已处于关断状态，晶体管15和18将会开通。所以，伺服侧闩锁/保持电路2a成为闩锁状态。
反过来，当时钟输入端73为低电位，时钟输入端为高电位时，主侧闩锁/保持电路1a成为闩锁状态，伺服侧闩锁/保持电路2a成为保持状态。
因为主侧闩锁/保持电路1a和伺服侧闩锁/保持电路2a重复它们的交替操作，这样的F/F电路也能进行触发器操作。实际上，使用四倍大小于其它晶体管的晶体管33-36的目的是为了使时钟信号与数据信号相比成为强制性的。
这样，由于所有的晶体管，即晶体管11-18、晶体管33和34、晶体管19和20，都具有垂直一阶结构，图10所示的F/F电路有可能在电源电压为1V或以下的条件下工作。但是，因为时钟信号是强制性的，必须通过改变晶体管的大小将时钟信号的高电平设定在明显高于数据信号的高电平60mv量级的数值上。
如上所述，人们已经设计了各种各样的F/F电路。但是，图8中所示的F/F电路存在一个缺点，由于它使用了由晶体管和连接于晶体管的发射极的电阻构成的电流源，具有垂直二阶结构，它不可能使用2.46V或以下的电源。
而另一方面图9所示的F/F电路的缺点是，由于它除了包含有连接于数据输入端71与72的主侧闩锁/保持电路1和连接于主侧闩锁/保持电路1的输出侧的伺服闩锁/保持电路2之外，它还包含由晶体管31和32在时钟输入端73和74一侧构成的射极跟随器，时钟输出通过电阻49和50分别输送给集电极与基极相连的晶体管25和26，并且主侧、伺服侧闩锁1和2为晶体管21-24与晶体管25、31、晶体管26、32按照垂直二阶结构排列，所以，它不可能在低至1.8V或更低的低电压下工作。
图10所示的F/F电路可以在低至1V量级的电压下工作。但是，由于为了使时钟信号成为强制性的，晶体管33-36中每一个的发射极面积都10倍于一般晶体管的发射极面积，在由主侧闩锁/保持电路1a或伺服侧闩锁/保持电路2a与晶体管33-36组成的差分电路中，数据信号的阈值电压高出时钟信号的阈值电压60mv(＝26mv×1n10)，如此“低”的时钟信号很难分辨，因而存在一个在低压下工作的稳定性问题。并且图10所示的F/F电路的另一个缺点是，由于它要求5个恒流源处于导通状态，它无法将电流减小；由于晶体管33-36的大小一定得很大，所以它不可能适宜于高集成度。
本发明的一个主要目的是，提供一种即使当电源电压变为1V或更低的情况也能稳定工作的F/F电路。
本发明所提供的一个F/F电路包含一个由两对差分晶体管、用来向负载电阻和所述两对差分晶体管输送电流的电流源晶体管构成，具有垂直一阶发射极耦合逻辑(ECL)结构，具有一个连接于数据输入端、用来接受正相和负相数据的输入侧的主侧闩锁/保持电路；一个由两对差分晶体管、用来向负载电阻和所述两对差分晶体管输送电流的电流源晶体管构成，具有垂直一阶ECL结构，具有一个连接于所述主侧闩锁/保持电路的一个输出侧的输入侧、一个连接于数据输出端的输出侧的伺服侧闩锁/保持电路；均由一个集电极和基极作短路连接的晶体管和一个负载电阻构成的第一和第二偏置电路，用于分别将主侧和伺服侧的闩锁/保持电路中功率源的晶体管的基极加以偏置；以及一个由一对基极被输送入正相和负相时钟信号、发射极互相连接的差分晶体管和一个连接于所述的一对差分晶体管发射极的恒流源构成，用来交替地将第一和第二偏置电路的一对差分晶体管的集电极电位拉下的控制电路；其中，主侧闩锁/保持电路和伺服侧闩锁/保持电路中的电流源晶体管的开/关操作选择性地受控制于时钟信号。
作为最佳实施方案，本发明所提供的F/F电路的第一和第二偏置电路还包括第三和第四电阻，第三和第四电阻分别连接于第一和第二电阻的一端(该第一和第二电阻有一端分别连接于电源)和第一、第二晶体管的集电极之间。
第一和第二偏置电路的第一和第二电阻还可以分别被分割，控制电路的时钟信号输出被输送到分割点。
第一和第二偏置电路的第一和第二电阻可以被分别分割，控制电路的时钟信号输出被输送到分割点，并且第一和第二偏置电路还包括分别连接于第一、第二晶体管的集电极和基极之间的第三和第四电阻。
第一和第二偏置电路可以包括分别连接于第一和第二电阻的另一端之间的第三和第四电阻，第一和第二电阻的一端分别连接于电源和第一、第二晶体管的集电极，控制电路的时钟信号输出可以分别直接输送给第一和第二晶体管的集电极。
下面结合附图对本发明的上述目的、其它目的、优点及特点作进一步说明。
图1是本发明的第一项实施例所提供的F/F的电路图；图2是用来解释图1中的电路的工作情况的电流一电压特性曲线；图3是图1中的F/F的电路的输入时钟和数据输出的波形图；图4是本发明的第二项实施例所提供的F/F的电路的电路图；图5是本发明的第三项实施例所提供的F/F的电路中的偏置电路与控制电路的电路图；图6是本发明的第四项实施例所提供的F/F的电路中的偏置电路与控制电路的电路图；图7是本发明的第五项实施例所提供的F/F的电路中的偏置电路与控制电路的电路图；图8是现有技术中的F/F电路的一个示例的电路图；图9是现有技术中的F/F电路的第二个示例的电路图10是现有技术中的F/F电路的第三个示例的电路图。
如图1所示，本发明的第一项实施例所提供的F/F电路包括一个具有垂直一阶ECL结构并具有一个连接于数据输入端71、72的输入侧的主侧闩锁/保持电路1和一个伺服侧闩锁/保持电路2，电路2也具有垂直一阶ECL结构、具有一个连接于主侧闩锁/保持电路1的输出侧的输入侧和一个连接于数据输出端75和76的输出侧，以便于进行与闩锁/保持电路1相反的操作。该F/F电路还包括第一偏置电路3和第二偏置电路4，用来提供偏置电压，以使闩锁/保持电路1和2工作，该F/F电路进一步还包括一个控制电路5，用来从时钟输入端73和74提供正相和负相时钟信号、将它们差分放大并控制第一、第二偏置电路3和4的工作电压。
值得注意的是，该主侧闩锁/保持电路1和伺服侧闩锁/保持电路2与图9中所示的电路基本相同。就是说，主侧闩锁/保持电路的组成部分包括基极分别连接于正相和负相数据输入端71和72、发射极互相连接的一对差分晶体管11和14；连接于晶体管11、14的集电极和/电源线77之间的负载电阻；集电极分别连接于晶体管11和14的集电极、发射极互相连接、基极分别连接于晶体管14和11的集电极的一对差分晶体管12和13；以及作为电流源的、集电极分别连接于晶体管12与13的发射极和晶体管11与14的发射极、发射极接地的晶体管21和22。伺服侧闩锁/保持电路2的组成部分包括连接于主侧闩锁/保持电路1的一个输出侧、即基极分别连接于晶体管11和14的集电极的一对差分晶体管15和18；负载电阻43和44；集电极分别连接于晶体管15和18的集电极的一对差分晶体管16和17；以及作为电流源、集电极分别连接于晶体管16与17的发射极和晶体管15与18的发射极、发射极接地的晶体管23和24。伺服侧闩锁/保持电路2的输出侧、即晶体管18和15的集电极，分别连接于正相和负相数据输出端75和76。
本发明的特点是，对驱动晶体管21到24的电压进行控制使主侧闩锁/保持电路1和伺服侧闩锁/保持电路2交替工作。为此，所提供的控制电路5包括晶体管20和19，它们的发射极互相连接，正相和负相时钟信号分别通过时钟输入端73和74输入到它们的基极；恒流源51连接于晶体管20与19的共同发射极和接地线之间；第一偏置电路3括一个电阻45和一个晶体管25，电阻45串联于电源线77和地线和晶体管25之间，晶体管25的集电极和基极作短路连接从而形成一个二极管结构，其功能是在控制电路5的晶体管19一侧输出到节点28的一个负相输出的作用下，通过晶体管25的开/关操作，来偏置主侧、伺服侧闩锁/保持电路1、2的晶体管22和23的工作电压；第二偏置电路4包括一个电阻46和一个晶体管26，电阻46串接于电源线77和接地线和晶体管26之间，晶体管26的集电极和基极作短路连接从而形成一个二极管结构，其功能是在控制电路5的晶体管20的一侧输出到节点79的一个正相输出的作用下，通过晶体管26的开/关操作，来偏置主侧、伺服侧闩锁/保持电路1、2的晶体管21和24的工作电压。特别重要的是，控制电路5具有将节点28和29中的某一个的电位拉下的作用。
有了控制电路5和第一、第二偏置电路3、4，比如说，当一个正相时钟输入给正相时钟输入端73，晶体管20被开通(晶体管19相应地被关断)，并且一个较大的电流流过电阻46。由于节点79的电位因此被降低，晶体管26被关断，晶体管21和24也被关断。另一方面，当一个负相时钟输入给负相时钟输入端74，晶体管22和23则被关断。所以，主侧、伺服侧闩锁/保持电路1和2进行触发器操作，使得一个正相数据信号和一个负相数据信号交替地分别从数据输出端75和76输出。
下面参照图2对所述F/F电路的工作情况加以说明，图2是用于解释图1所示电路的工作情况的一个电流一电压特性曲线。图2中的电流一电压特性曲线给出的是晶体管21和24的集电极电流和节点78、79的电位，其条件是图1中F/F电路的电源电压为1V，一个正相和负相时钟分别输入时钟输入端73和74。在此实例中，电路常数是这样设定的，在高电位状态下，节点78和79的电位为0.8V，在低电位状态下，节点78和79的电位为(0.8-α)。假设α＝0.2V，当正相时钟输入端73是高电位时(负相时钟输入端74是低电位)，节点79变为低电位(0.6V)，节点78变为高电位(0.8V)，晶体管25被开通，晶体管26被关断。因此，由于晶体管22和23的基极电位变为0.8V，且晶体管22和23被开通，它们的集电极电流成为0.4μA。在此情况下，由于晶体管21和24被关断，其集电极电流为0。所以，主侧闩锁/保持电路1变为闩锁状态，而伺服侧闩锁/保持电路2变为保持状态。
另一种情况，当正相时钟输入端73处于低电位(负相时钟输入端74为低电位)时，节点79成为高电位(0.8V)，节点78成为低电位(0.6V)，晶体管25被关断，晶体管26被开通。因此，由于晶体管22和23被关断，晶体管21和24被开通。所以，主侧闩锁/保持电路1变为保持状态，伺服侧闩锁/保持电路变为闩锁状态。
主侧闩锁/保持电路1和伺服侧闩锁/保持电路2重复交替地处于闩锁和保持状态，F/F电路以此来进行触发器操作。
图3显示了图1中的F/F电路的输入时钟和数据输出的波形。如图3所示，这些输入和输出波形对应于一个反触发器(T-FF)电路的时钟输入和数据输出，也就是当图1中的F/F电路的正相数据输出端75被连接于负相数据输入端72且负相数据输出端76被连接于正相数据输入端71的情况。此时，F/F电路的电源电压为1V，并且F/F电路的操作将1GHz的输入频率进行半分，从而作为T-FF电路来工作。
如上所述，由于此项实施例中的F/F电路具有晶体管11至14、晶体管15至18和晶体管19与20，并且它们按照垂直一阶结构排列，类似于前面所述的如图10所述的现有技术的电路，所以，即使电源电压为1或以下，该F/F电路也能进行触发器操作。在前面所述的图10中的F/F电路中，由于时钟信号是强制性的，且具有不同值的信号被差分地输入，它在工作的稳定性方面存在问题。在本实施例中，鉴于其中的电路结构，由于具有相同阈值的信号被差分地输入，其触发器操作在低压下变得更加稳定。
进一步讲，在图10所示的F/F电路中，电流总是流过五个电流源。但在本实施例中，由于每个电流源的开/关是根据时钟信号的状态来控制的，在特定状态下(如在端73为高电位和端74为低电位的状态下)，导通的电流源的数目为3，即，晶体管22、23和电流源51。所以，该电路有可能在较小的电流下工作。
并且，由于本实施例中的电路可以由具有同样大小的晶体管来构成，并不需要使用大晶体管，因此有可能将电路的大小做得更小从而做成超小型F/F电路。
图4是本发明的第二项实施例所提供的F/F电路的电路图。如图4所示，类似于图1所给出的F/F电路，本实施例所提供的F/F电路包括主侧闩锁/保持电路1和伺服侧闩锁/保持电路2、用来使主侧和伺服侧闩锁/保持电路1和2工作的第一偏置电路3和第二偏置电路4、以及用来将节点78和79中的一个的电位拉下的控制电路5。本实施例中的F/F电路不同于图1中的F/F电路的地方在于第一、第二偏置电路3和4中各自的晶体管25和26的集电极没有与其基极作短路连接，而是连接于各自的电阻47和48。
在此实施例中，由于电阻47和48分别连接于晶体管25与26的集电极和基极之间，当晶体管25和26的基极电位随着电源电压的升高(降低)而升高(降低)，它们各自的集电极电位降低(升高)。因此，存在一种反馈效应，即随着各自晶体管的集电极电位的降低(升高)，晶体管25和26的集电极一发射极电压Vce将降低(升高)，其集电极电流将降低(升高)，基极电位也将降低(升高)。所以，即使提供给电源线77的电源电压发生变化，流过作为电流源的晶体管21-24的电流值的变化将被限制，从而实现稳定的触发器操作。
图5是本发明的第三项实施例所提供的F/F电路中的偏置电路和控制电路的电路图。图5给出了图1中的F/F电路的一部分，包括第一偏置电路3、第二偏置电路4和用来将结点电压拉下的控制电路，其特点是将电阻45分开而采用电阻45A和45B，将电阻46分开而采用电阻46A和46B。在这个电路中，也有可能将电阻45A与45B间的结点(节点101)和电阻46A与46B间的结点(节点102)中的一个的电位拉下来，从而通过向构成控制电路的晶体管19和20提供时钟信号来稳定提供给闩锁/保持电路的偏置电压。
图6是本发明的第四项实施例所提供的F/F的电路中的偏置电路和控制电路的电路图。在此实施例中，如图6所示，图4和图5中的偏置电路被合并在一起，其中的电阻47和48分别连接于晶体管25与26的集电极和基极之间，还采用了由分割图4中电阻45和46而成的电阻45A、45B和电阻46A、46B。通过交替地将电阻45A与45B间的结点和电阻46A与46B间的结点中的一个结点的电位拉下，有可能稳定提供给闩锁/保持电路的偏置电压。
图7是本发明的第五项实施例所提供的F/F的电路中的偏置电路和控制电路的电路图。在此实施例中，如图7所示，晶体管19和20的集电极分别直接连接于晶体管26和26的集电极，以使通过一个正相或负相时钟信号来将它们中之一的电位拉下来。
实际上，在这个F/F电路的偏置电路中，当通过一个时钟信号将晶体管25和26之一的集电极电位拉下来，晶体管25和26的一个变为导通，另一个变为不导通。
如前所述，由于本发明所提供的F/F电路的电路结构包括均具有垂直一阶ECL结构的主侧、伺服侧闩锁/保持电路1和2、用来对这此闩锁/保持电路的电流源进行偏置的第一、第二偏置电路3和4、以及用来通过时钟信号拉下电位来控制第一和第二偏置电路的控制电路5，本发明所提供的F/F电路的一个有益效果是它能够在电源电压低至1V或以下时被稳定地操作，它还能通过对电流源进行开/关控制，在小电流下工作。而且，由于构成各个电路的晶体管具有同样的大小，本发明的另一个有益效果是它适宜于高度集成。
权利要求
1.一种触发器电路，其特征在于，它包括一个由两个晶体管差分电路、两个负载和两个向所述负载和所述差分电路输送电流的电流源构成的主侧电路以接收数据信号；一个与所述主侧电路耦合、由两个差分电路、两个负载和两个向所述负载和所述差分电路输送电流的电流源构成的伺服侧电流；一个能够产生一个第一电压将所述主侧电路的所述电流源偏置的第一偏置电路，一个能够产生一个第二电压将所述伺服侧电路的电流源偏置的第二偏置电路；以及一个与所述第一和第二偏置电路耦合、响应时钟信号并以一种补充的方式改变所述第一和第二电压的控制电路。
2.如权利要求1所述的电路，其特征在于，所述第一偏置电路包括串联于电源线之间的一个第一阻抗元件和第一电压元件，并在所述第一阻抗元件和第一电压元件的第一节点处产生所述第一电压；所述第二偏置电路包括串联于所述电源线之间的一个第二阻抗元件和第二电压元件，并在所述第二阻抗和所述第二电压元件的第二节点处产生所述第二电压；所述控制电路包括连成一个差分电路并具有用来接受其间的所述时钟信号的基极的第一和第二晶体管，所述第一晶体管的集电极连接于所述第一节点，所述第二晶体管的集电极连接于所述第二节点。
3.如权利要求2所述的电路，其特征在于，所述第一和第二阻抗元件均为一个电阻，所述第一和第二电压元件均是一个以二极管方式连接的晶体管。
4.如权利要求2所述的电路，其特征在于，所述第一电压元件包括串联于所述第一节点和所述电源线的一根之间的一个第一电阻元件和一个第三晶体管，所述第三晶体管的基极连接于所述第一节点；所述第二电压元件包括串联于所述第二节点和所述一根电源线中所述的一根之间的一个第二电阻元件和一个第四晶体管，所述第四晶体管的基极连接于所述第二节点。
5.如权利要求2所述的电路，其特征在于，所述第一和第二电压元件都包括串联于所述第一、第二节点中相关的一个节点和所述电源线中的一根之间的一个电阻元件和一个按二极管方式连接的晶体管。
6.如权利要求5所述的电路，其特征在于，所述按二极管方式连接的晶体管有一个连接于其基极和集电极之间的一个附带的电阻元件。
7.如权利要求2所述的电路，其特征在于，所述的每个第一和第二阻抗元件均包括串联于所述电源线中的一根和所述第一和第二节点中相关的一个节点之间的第一和第二电阻；所述的每个第一和第二电压元件均包括连接于所述电源线中的另一根和所述第一和第二节点中所述相关的一个节点之间的一个晶体管、并且其基极连接于所述第一和第二电阻的一个节点上。
全文摘要
本发明公开了一种主—伺服型触发器电路，它包括均具有垂直一阶发射极耦合逻辑结构的主侧和伺服侧闩锁/保持电路1和2、用来偏置这些闩锁/保持电路1和2中的电流源晶体管21-24的第一和第二偏置电路3和4、以及一个通过时钟信号将电位拉下来控制第一和第二偏置电路3和4的控制电路5。电流源晶体管21-24选择性地处于导通和非导通状态，从而可实现在1V或1V以下的低电源电压下进行触发器操作。
文档编号H03K3/2885GK1151636SQ96120018
公开日1997年6月11日 申请日期1996年10月9日 优先权日1995年10月9日
发明者植村吾彦, 吉田淳 申请人:日本电气株式会社