专利名称：同步数字微波设备的数字处理锁相环的制作方法
技术领域：
本发明总的说来涉及同步微波发射机，更具体地说，涉及一种进行同步定时且在这时在与其它通信网络联系时产生相位同步速度的数字处理锁相环。
通常，如
图1中所示，同步微波发射机的数字处理锁相环由下列各部分组成基准时钟接收单元2，相位比较器4，进行相位控制的微处理器6，数/模转换器8，VCO(电压控制型振荡器)10和分频器12。若象8千赫电信号或光信号之类的基准时钟从外部信号输入单元或上述数字处理锁相环的交换单元加到基准时钟接收单元2上，基准时钟接收单元2在收到该基准时钟之后就将其加到相位比较器4上。相位比较器4将基准时钟与在输出端反馈的然后在分频器12用N除的时钟信号进行相位比较，从而检测出两者之间的相位差，并将检测出的值输出给微处理器6。这时，输出的数据一般取8个二进制位。微处理器6进行相位控制以便进行锁相，并进行环通滤波以抑制抖动，再将其输出给数/模转换器8。例如，可采用80C51芯片作为微处理器6。数/模转换器8将从微处理器6输出的数字信号转换成模拟信号，再将其加到VCO10。VCO10工作时根据其瞬时频率输入模拟信号。锁相是在VCO10工作时进行的。这里，若锁相没有完成。VCO10的输出就不断地经分频器12反馈，从而最终完成锁相任务。信号经锁相之后通过处理器联系单元加到发射机的处理单元。
如上所述，现有技术采用微处理器进行锁相。然而，由于现有技术的向应速度慢，一般要8秒钟，因而在数字微波发射机中要形成主从结构的通路需要30分钟以上的时间。此外，现有技术有这样的缺点，即除相位比较器4外，其余的组件都作为独立电路装在外面，因而数字处理锁相环内需要很宽的电路板。
因此，本发明的目的是通过将相位控制的周期分散开来提供网络起始同步装置结构稳定的一种数字处理锁相环。
本发明的另一个目的是提供一种在定时状态和基准交换状态下供相位校准用的数字处理锁相环。
结合附图参阅下面的详细说明不难理解本发明的上述和各种其它特点和优点。附图中图1是现有技术同步微波发射机的数字处理锁相环的方框图，图2是本发明同步微波发射机的数字处理锁相环的方框图；图3是输入本发明相位比较器的信号的波形图。
下面参看附图详细说明本发明的最佳实施例。
应该指出的是，同样的元件即使在分开的附图中示出也用同样的编号表示。此外，在下面的说明中，为更全面地理解本发明，对具体电路的个别元件等的细节都作了详细说明，但是，本技术领域的行家们显然都知道，不按这些具体细节的说明也同样可以实施本发明。此外，对那些周知的功能和结构细节，这里不再详加说明，因为那样做反而会使本发明的主题变得模糊。另外，发明人所用的具体用语也是可以加以改变的，这些用语是考虑到其在本发明或发明实践中的作用而命名的，因此这种命名是按本发明的整个内容作出的。
图2是本发明同步微波发射机数字处理锁相环的方框图。参看图2，本发明是采用由基准时钟接收单元22、相位比较器24和相位控制单元26组成的FPGA(经编档和编程的门阵列)设计的。
在主交换机处，本发明的基准时钟接收单元22包括与2EA各点联系的E1联系单元和具有E1帧调节器的E1发生单元。此外，还有一个电路单元，能与从其它NE(网络组成部分)传来的155M(兆吨)光和电信号提取的时钟联系。再有，从属交换机与从中心站发出的155M(兆吨)电信号提取的时钟联系。这时，从基准时钟接收单元22输出的基准时钟取8千赫。若作为基准时钟的8千赫电或光信号加到基准时钟接收单元22，则基准时钟接收单元在收到该信号之后将收到的信号加到相位比较器24上。
如图3中所示，本发明的相位比较器24将8千赫的基准时钟与通过分频器32按19.44兆赫的计数器时钟(即51.47毫微秒的周期)反馈的自同步时钟相比较，并产生8个二进制位的相位检测信息。接着，这个相位检测信息加到相位控制单元26上。
相位控制单元26进行相位控制以便锁相，并进行环通滤波以抑制抖动现象，再将信号传送给数/模转换器28。例如，本发明相位控制单元26的设计说明书可作如下使用，即希望FPGA(IC10)具有10,000门大小和8个二进制位字长。此外，相位控制单元的周期有1毫秒方式至8秒方式。
1毫秒方式用在超高速下，10毫秒方式用在高速下。此外，1秒方式至8秒方式还可按网络同步装置的状况来确定相位控制的周期。特别是，在8秒方式下，具有休闲的特点，因而不产生相变。因此，8秒方式在抑制抖动时使用。由于这个原因，在微波交换单元处，当交换不出差错时，容许的相位差可顺利地得到补偿。在上述情况下，8秒方式叫做“锁定方式”。上述相位控制的周期产生的锁相速度使微波发射机的网络同步装置可稳定而迅速地保持同步。
于是，16个二进制位的数据从相位控制单元26输入给数/模转换器28，由数/模转换器28将相位控制单元26输出的数字信号转换成模拟信号后加到VCO 30上。VCO 30工作时按其瞬时频率输入模拟信号。锁相即由VCO 30工作时完成。这里，若锁相未完成，VCO 30的输出就不断地经分频器32反馈，从而最终完成锁相任务。完成锁相的信号通过处理器联系单元加到发射机的处理单元。
本发明数/模转换器28的数/模转换二进制位定为16位。此外，本发明VCO 30的中央频率为155.520兆赫，频率控制的范围取±1555.2赫芝。另外，最小频率控制范围取3.05×10-10赫芝。
综上所述，本发明是通过分散相位控制周期和采用FPGA产生锁相速度的，因此，本发明有这样的优点，即可以在同步微波设备中使网络稳定地达到起始同步状态。
上面已就一些具体实施例说明了本发明的内容，但这仅是举例而已，不应视为对本发明的限制。在不脱离所附权利要求书中所述的本发明精神实质和范围前提下，本技术领域的行家们是可以对上述实施例进行种种修改的。
权利要求
1.同步微波发射机的一种数字处理锁相环，其特征在于包括一个基准时钟接收单元，供接收来自外部信号输入单元或交换单元的作为基准时钟的8千赫的电或光信号；一个相位比较器，用以将所述基准时钟接收单元输出的所述基准时钟与按19.44兆赫计数器时钟反馈的自同步时钟相比较，然后产生8个二进制位的相位检测信息；一个相位控制单元，用以根据相位控制对应于各预定方式-超高速方式、高速方式和低速方式-的周期进行相位控制，同时输入所述相位检测信息，并用以进行环通滤波以抑制抖动从而输出16个二进制位数据；一个信号转换器，用以将所述16个二进制位数据转换成模拟信号；一个VCO(电压控制型振荡器)，用以根据其瞬时频率输入所述模拟信号；和一个分频器，用以按预定方式划分所述VCO的输出频率，然后将所述经分频的频率反馈，从而向所述相位比较器输出8千赫的自同步信号。
2.如权利要求1所述的数字处理锁相环，其特征在于，所述基准时钟接收单元、所述相位比较器和所述相位控制单元一起设计成FPGA。
3.如权利要求1所述的数字处理锁相环，其特征在于，所述相位控制单元在超高速下将相位控制周期定为1毫秒方式，在高速下定为10毫秒方式，在能按网络同步装置的状态确定其所述周期时定为1秒至8秒方式。
全文摘要
数字处理锁相环,通过分散相位控制周期使网络稳定地开始同步,包括:基准时钟接收单元,接收作为基准时钟的8千赫信号;相位比较器,比较基准时钟与自同步反馈时钟;相位控制单元,作相位控制,输入相位检测信息,并进行环通滤波以抑制抖动,输出16位数据;信号转换器,将16位数据转换成模拟信号;VCO(压控振荡器),输入模拟信号工作;分频器,划分VCO输出频率,反馈分频频率,向相位比较器输出8千赫的自同步信号。
文档编号H03J7/12GK1196608SQ9711052
公开日1998年10月21日 申请日期1997年4月11日 优先权日1997年4月11日
发明者金龙会, 姜锡根 申请人:三星电子株式会社