换阶段，电容的上极板进行电荷再分布以实现二分法的逐次逼近过程。
[0058] 如图2所示，电容开关控制DAC电容下级板的连接关系。在采样阶段，电容开关信 号由前次量化结果D[9:0]控制；在转换阶段，电容开关信号由比较器的比较结果B[9:0]控 制。在采样阶段和转换阶段，电容开关生成两组反向的控制信号Sp9。和Sn9。，分别控制P型 电容阵列和N型电容阵列。当SP1为"1"时，Sni为"0";当SP1为"0"时，Sni为"1"。当开关 信号为" 1"时，电容下级板接到VDD，当开关信号为"0"时，电容下级板接到GND。
[0059] 如图2所示，比较器实现对电容上极板电压Vp和V"的大小比较功能。当Vp大于 1时，比较器输出信号C0MP为" 1"，当V，于Vn时，C0MP为"0"。VALID为比较完成信号， 当比较器处于复位和比较阶段时，VALID为"0"，当比较器比较完成时，VALID被置为"1"。 VALID信号作为异步时序的生成信号，触发异步时序生成模块产生异步时钟。
[0060] 如图2所示，SAR控制器主要实现逐次逼近控制逻辑。在转换阶段，SAR控制器由 异步时序生成的异步时钟驱动，并根据比较器的比较结果C0MP控制电容开关，对第i位电 容下级板进行切换，实现第i步的转换。之后，当\和Vn电压再次稳定时，SAR控制器被 再次触发，根据比较结果C0MP控制第i-1位电容的下级板切换，完成第i-1位转换，如此 进行重复工作，直到所有转换完成，SAR控制器使ADC进入待机状态，等待下一次转换信号 SAMPLE的到来。如图2所示，异步时序生成模块用来产生驱动SAR控制器工作的内部时钟。 SAMPLE信号为采样信号，其频率等于ADC采样频率，当采样结束时，由异步时序生成模块为 SAR控制器提供后续的内部时钟，因此避免了外部高频时钟的引入，降低了时钟功耗，减小 了干扰。
[0061] 如图2所示，10位加法器用来完成前次量化编码与本次增量采样量化值的求和。 本发明所设计的SARADC每次对增量电压进行采样和转换，得到的转换结果为B[9:0]，该 增量与前次量化编码值D[9:0]相加，即可得到本次采样电压的绝对编码值。在加法器中， 还集成了溢出判断逻辑电路。当D[9:0]已经达到最大时，如果因为误差导致B[9:0]是一 个正的增加量，则溢出逻辑保持D[9:0]为最大值不变。反之，当D[9:0]达到最小值时，如 果因为误差导致B[9:0]是一个负的减小量，则溢出逻辑保持D[9:0]为最小值不变。
[0062] 如图2所示，10位多路选择器用来选择控制电容开关信号的来源。采样阶段电容 开关由前次量化编码值控制，转换阶段电容开关由当前比较器输出结果控制。
[0063] 如图2所示，寄存器模块用来存储前次转换编码值。寄存器数据在本次增量采样 转换完成后进行更新，并保持到下次增量采样转换完成。
[0064] 图3显示了本发明逐次逼近型模数转换器的全差分增量采样方法的电容切换逻 辑图，具体包括以下步骤：
[0065] 1)当SAMPLE信号为" 1"时，如图3所示，SARADC进入采样阶段，此时采样开关 闭合，电容上极板跟随输入信号变化。电容下极板从高位到低位根据前次量化结果D[9:1] 分别接到VDD或者GND。由于尾电容C0和C1电容大小相等，因此当D[0]为1时，P型DAC 中的C。接到VCM，N型DAC中的C。接到GND;当D[0]为0时，P型DAC中的C。接到GND，N型 DAC中的C。接到VeM。在采样结束时，电容上极板电荷量表达式为：
[0068] 其中CT为单端电容阵列的和。
[0069] 2)采样结束后，进入保持状态，如图3所示，采样开关断开，电容开关控制电容下 极板全部接到VeM，此时电容上极板的电荷量表达式为：
[0070] Qp= (Vp-VCM) ?CT (5)
[0071] Qn= (Vn-VCM) *CT (6)
[0072] 由于采样开关断开前后，电容上极板电荷量是保持不变的，因此令（3) (5)和（4) (6)式分别相等，即可得到在采样结束时电容上极板电压表达式：
[0075] 由（7)⑶式相减即可得到差分采样得到的差值信号为：
[0076]Vp-Vn= (VIP-VIN)-(V,IN) (9)
[0077] 其中，VIP_VIN为本次差分采样电压值，V'IP_V'IN为前次差分采样量化结果值，因 此公式（9)所代表的电容上极板所存储的电压差值即为差分采样增量电压值。
[0078] 3)保持相位结束后需要判断增量（公式（9)的结果）的符号和大小。
[0079] 如图3所示，如果增量电压为正（Vp>Vn)，则说明本次采样的差分电压值比前次采 样的差分电压值大，本发明利用(： 5电容的切换来判断增量电压值是否在LSB/32以内。电 容开关将P端C5接到GND，N端C5接到VDD，此时电容上极板电压差值为：
[0080]
[0081] 如果比较器的比较结果为" 1"，表示正的增量电压值大于1/32VDD，超出了低4位的 编码范围，因此下一步从最高位（C9)开始转换，即将(：5电容接回VeM，P端的C9电容的下级 板接到GND，N端的C9电容的下级板接到VDD，比较器判断正的增量电压值是否大于1/2Vdd， 如果大于1/2Vdd则P端的C8下极板从VeM接到GND且N端的C8下极板从VeM接到VDD，判断 增量电压值是否大于3/4VDD，反之如果小于1/2VDD则P端的C8下极板从V妾到VDD且N端 的(；下极板从VeM接到GND，判断增量电压值是否大于1/4VDD，后续转换原理同上直到所有位 数转换完成。如果比较结果为"〇"，表示正的增量电压小于1/32VDD，可以预测高4位D[9:6] 的编码值为"〇"，因此可以将高4位转换屏蔽，直接进行下一步C4的转换，即将P端的C4接 到VDD，N端的C4接到GND，判断正的增量电压是否大于1/64VDD，如果大于1/64VDD则P端的 (Vf极板从VeM接到GND且N端的C3下极板从V妾到VDD，判断增量电压是否大于3/128Vdd， 反之如果小于1/64Vdd则P端的C3下极板接到VDD且N端的C3下极板接到GND，判断增量电 压是否大于1/128VDD，后续转换原理同上直到所有位数转换完成。
[0082]如果增量电压为负值（Vp〈Vn)，则说明本次采样的差分电压值比前次采样的差分电 压值小，之后的转换逻辑与（Vp>Vn)的逻辑相反。在判断阶段，将？端(：5接到VDD，N端(：5接 到GND。如果比较结果为"0"，表示负的增量电压值大于1/32VDD，下一步需要从C9开始转 换。如果比较结果为"1"，表示负的增量电压值小于1/32VDD，可以屏蔽高4位的转换，下一 步从(：4进行转换，直到转换结束。
[0083] 4)步骤3)中正的增量电压的转换编码值需要通过10位加法器加到前次转换的量 化编码值上，得到本次差分量VIP-VIN的量化编码值。步骤3)中负的增量电压的转换编码值 需要通过10位加法器从前次转换的量化编码值中减去，得到本次差分量vIP-vIN的量化编码 值，减法逻辑已经集成在10位加法器中。
[0084] 5)待所有的转换步骤完成，本次转换结束，SARADC进入到待机状态，等待下一个 SAMPLE信号高电平的到来，进行下一次的采样转换。
[0085] 本发明所设计的全差分增量采样逐次逼近型模数转换器，采用0.18ym标准CMOS 工艺进行了电路设计，并进行了仿真验证。整个电路工作在0. 6V电源电压下，采样频率 最高为300kS/s，输入信号幅度为1. 14VPP，在输入信号频率为1kHz时，SARADC的