一种高速低功耗的2/3双模预分频器的制造方法
【技术领域】
[0001]本发明涉及集成电路技术，尤其涉及高速低功耗分频器设计的技术，具体为一种高速低功耗的2/3双模预分频器。
【背景技术】
[0002]分频器位于锁相环的反馈回路中，其作用是将振荡器输出的高频信号以指定的分频倍数分频到较低的频率，用与参考时钟进行比较，其中吞脉冲式的可编程分频器是应用最为广泛的一种分频电路，它由双模预分频器、可编程计数器、吞脉冲计数器以及控制逻辑电路组成。双模预分频器根据分频模式控制信号选择进行N或N+1分频，由于预分频器是锁相环中工作频率最高的电路，也是功耗最大的子电路之一，所以双模预分频器的设计一直是实现吞脉冲式可编程分频器的关键。随着无线通信技术的发展，各种通讯产品对于功耗、体积的要求也愈益苛刻，因此降低分频电路的功耗，提高分频电路最高可工作频率、减小分频电路中晶体管数目以节省面积具有重要意义。
【发明内容】
[0003]发明目的:为了克服现有技术中存在的不足，本发明提供一种高速低功耗的2/3双模预分频器，解决传统双模预分频器工作速度低且功耗大的问题。
[0004]技术方案:为实现上述目的，本发明采用的技术方案为:
[0005]一种高速低功耗的2/3双模预分频器，包括两个D触发器，分别记为触发器DFFl和触发器DFF2，触发器DFFl的工作状态受分频模式控制信号MC控制，触发器DFF2的第一级采用动态浮动输入的E-TSPC电路来提高电路速度，第二级和第三级采用TSPC结构的动态D锁存器来进一步降低功耗；当MC = I时，触发器DFFl不工作，触发器DFF2正常工作，2/3双模预分频器工作在二分频模式；当MC = O时，触发器DFFl正常工作，触发器DFF2正常工作，2/3双模预分频器工作在三分频模式。
[0006]所述触发器DFFl包括第一 NMOS晶体管Ml至第十NMOS晶体管MlO，具体电路结构为:
[0007]第一 NMOS晶体管Ml的源极接地GND，栅极接2/3双模预分频器的反向输出端QN，漏极连接第二 PMOS晶体管M2的漏极和第四NMOS晶体管M4的栅极；
[0008]第二 PMOS晶体管M2的源极接第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极，栅极接时钟控制信号CLK，漏极接第一 NMOS晶体管Ml的漏极和第四NMOS晶体管M4的栅极；
[0009]第三NMOS晶体管M3的源极接地GND，栅极接时钟控制信号CLK，漏极接第四NMOS晶体管M4的源极和第七NMOS晶体管M7的源极；
[0010]第四NMOS晶体管M4的源极接第三NMOS晶体管M3的漏极和第七NMOS晶体管M7的源极；
[0011 ] 第五PMOS晶体管M5的源极接第六PMOS晶体管M6的漏极和第九PMOS晶体管M9的源极，栅极接时钟控制信号CLK，漏极接第二 PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第七NMOS晶体管M7的栅极和第九PMOS晶体管M9的栅极；
[0012]第六PMOS晶体管M6的源极接电源VDD，栅极接分频模式控制信号MC，漏极接第五PMOS晶体管M5的源极和第九PMOS晶体管M9的源极；
[0013]第七NMOS晶体管M7的源极接第三NMOS晶体管M3的漏极和第四NMOS晶体管M4的源极，漏极接第八NMOS晶体管M8的源极；
[0014]第八NMOS晶体管M8的源极接第七NMOS晶体管M7的漏极，栅极接时钟控制信号CLK，漏极接第九PMOS晶体管M9的漏极、第十NMOS晶体管MlO的漏极和第i^一 NMOS晶体管Ml I的栅极；
[0015]第九PMOS晶体管M9的源极接第五PMOS晶体管M5的源极和第六PMOS晶体管M6的漏极，栅极接第二 PMOS晶体管M2的源极、第四NMOS晶体管M4的漏极、第五PMOS晶体管M5的漏极和第七NMOS晶体管M7的栅极，漏极接第八NMOS晶体管M8的漏极第十NMOS晶体管MlO的漏极和第^^一 NMOS晶体管Mll的栅极；
[0016]第十NMOS晶体管MlO的源极接地GND，栅极接分频模式控制信号MC，漏极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第^^一 NMOS晶体管Mll的栅极；
[0017]触发器DFF2包括第^^一 NMOS晶体管Mll至第二^^一 NMOS晶体管M21，具体电路结构为:
[0018]第^^一 NMOS晶体管Ml I的源极接地GND，栅极接第八NMOS晶体管M8的漏极、第九PMOS晶体管M9的漏极和第十NMOS晶体管MlO的漏极，漏极接第十二 NMOS晶体管M12的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
[0019]第十二 NMOS晶体管M12的源极接地GND，栅极接2/3双模预分频器的同向输出端Q，漏极接第i^一 NMOS晶体管Mll的漏极、第十三PMOS晶体管M13的源极和第十五NMOS晶体管M15的栅极；
[0020]第十三PMOS晶体管M13的源极接第i^一 NMOS晶体管Ml I的漏极、第十二 NMOS晶体管M12的漏极和第十五NMOS晶体管M15的栅极，栅极接时钟控制信号CLK，漏极接2/3双模预分频器的反向输出端QN ;
[0021]第十四PMOS晶体管M14的源极接电源VDD，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的漏极、第十七PMOS晶体管M17的栅极和第十九NMOS晶体管M19的栅极；
[0022]第十五NMOS晶体管M15的源极接第十六NMOS晶体管M16的漏极和第十九NMOS晶体管M19的源极，栅极接第i^一 NMOS晶体管Mll的漏极、第十二 NMOS晶体管M12的漏极和第十三PMOS晶体管M13的源极；
[0023]第十六NMOS晶体管M16的接地GND，栅极接时钟控制信号CLK，漏极接第十五NMOS晶体管M15的源极和第十九NMOS晶体管M19的源极；
[0024]第十七PMOS晶体管M17的源极接电源VDD，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十九NMOS晶体管M19的栅极，漏极接第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极、第二i^一 PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q ;
[0025]第十八NMOS晶体管M18的源极接第十九NMOS晶体管M19的漏极，栅极接时钟控制信号CLK，漏极接第十七PMOS晶体管M17的漏极、第二十NMOS晶体管M20的栅极、第二i^一PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q ；
[0026]第十九NMOS晶体管M19的源极接第十五NMOS晶体管M15的源极和第十六NMOS晶体管M16的漏极，栅极接第十四PMOS晶体管M14的漏极、第十五NMOS晶体管M15的漏极和第十七PMOS晶体管M17的栅极，漏极接第十八NMOS晶体管M18的源极；
[0027]第二十NMOS晶体管M20的源极接地GND，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二i^一 PMOS晶体管M21的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十一 PMOS晶体管M21的漏极和2/3双模预分频器的反向输出端QN；
[0028]第二^^一 PMOS晶体管M21的源极接电源VDD，栅极接第十七PMOS晶体管M17的漏极、第十八NMOS晶体管M18的漏极、第二十NMOS晶体管M20的栅极和2/3双模预分频器的同向输出端Q，漏极接第二十NMOS晶体管M20的漏极和2/3双模预分频器的反向输出端
QN0
[0029]上述2/3双模预分频器，在分频模式控制信号MC为高电平时，触发器DFFl中的第六PMOS晶体管M6关断，触发器DFFl不工作，只有触发器DFF2工作，且2/3双模预分频器的反向输出端QN接触发器DFF2的输入，所以该2/3双模预分频器工作在二分频状态。在分频模式控制信号MC为低电平时，触发器DFFl和触发器DFF2都正常工作，当时钟信号CLK为低电平时，第十三PMOS晶体管Ml3导通，预分频器反向输出端QN信号传输至SI节点，第十四PMOS晶体管M14导通，S2节点预充电至VDD，预分频器的同向输出端Q保持上一个状态；当时钟信号CLK为高电平时，第十三PMOS晶体管M13关断，节点SI浮接，此时节点SI的状态值由节点SO和预分频器的同向输出端Q共同决定并通过寄生电容保持，而节点S2则根据节点SI的状态来决定是否放电到地，然后得到预分频器的同向输出端Q的状态，通过这些操作将2/3双模预