控制节点Ncts的信号电平调节到第二电平。当具有预定电平的控制信号CKm通过控制电路120传输到控制节点Ncts时，信号路径或通道可被视为等效于包括电阻器的电路。以下将进行进一步的详细说明。
[0025]图2是图1所示的控制电路120 —实施例的等效示意图。结合图1和图2所示，信号产生电路110还可对控制电路220产生控制信号CMUX，控制电路220包括但不限于晶体管M及电平移位电路224。晶体管M具有控制节点乂、连接节点Ntt及连接节点N CB，其中连接节点^耦接到采样开关M ss的控制节点N CTS，连接节点NeJI接到控制信号CK Mo电平移位电路224耦接于控制节点Ne与连接节点ΝεΒ之间，并被配置成根据控制信号Cmux增大控制节点队与连接节点N⑶之间的电压差，换言之，电平移位电路224为升压电路(voltageboosting circuit)，且自举开关包括晶体管M及电平移位电路224。
[0026]在改变控制信号CKm的信号电平以调节控制节点Ncts的信号电平之前，可将控制信号CKm耦接到控制节点N CTSO具体而言，当控制节点Ncts的信号电平对应于第一电平时，通过控制信号Cmux增大控制节点Ne与连接节点ΝεΒ之间的电压差，信号移位电路224可在控制信号CKm的信号电平变化到预定电平以调节控制节点Ncts的信号电平之前接通晶体管Μ。并且在晶体管M接通之后，本实施例的控制电路220可以等效为图2所示的一电阻器R。
[0027]当控制电路中的一个或多个开关元件为一个或多个晶体管时，晶体管失配可导致定时偏斜。在本领域的公知常识中，定时偏斜可表不为m 1X △ Vth，其中m 1是控制彳目号(例如，时钟信号)的信号电平随时间变化的变化率的倒数，A Vth是晶体管两端的阈值电压变化。通过采用前述控制方案，采样开关的控制电路可由包含电阻器的等效电路来建模。基于此，各信号路径之间的定时偏斜可由等效电路失配而非表达式HI1X AVth引起，并且与表达式Hi1X AVth相比，各信号路径之间的等效电路失配则小的多，尤其是当晶体管(例如，晶体管M)的门极与漏极之间的电压差足够大时。因此，本发明实施例所提出的控制方案可大大提尚米样电路的性能。
[0028]应该理解到，以上所述仅用于说明本发明的发明目的，而并非意在限制本发明。在本发明的其他实施例中，所提出的控制方案可用于各种采样电路中，例如，所提出的控制方案可用于使用不同于图1所示的另一底板采样方案的采样电路中(例如，输入开关swP/swN可为其他类型的开关电路来)；又如，所提出的控制方案可用于使用顶板采样的采样电路中。在另一实施例中，所提出的采样电路可对单一输入信号(即，单端架构)执行采样及保持操作。此外，前述第一电平和第二电平并非仅限于低电平和高电平。并且，图1所示控制电路120可由各种不同的电路拓扑结构来实施，例如图3所示，控制电路320的架构是基于图2所示的控制电路220的架构，其中主要区别在于包含于控制电路320中的电平移位电路324不耦接在控制节点N。与连接节点Nra之间，电平移位电路324耦接到晶体管M的控制节点Ne，并根据控制信号Cmux对控制节点N ^施加偏压V B，只要施加的偏压Vb高到足以接通晶体管M，也可获得前述包括电阻器的等效电路。
[0029]为了更好地理解本发明提出的控制方案，以下将描述在具有四个通道的时间交错式ADC中采样电路的操作。
[0030]图4是本发明另一实施例的采样电路的等效示意图。在本实施例中，采样电路400的单通道采样架构是基于图1所示采样电路100的架构，包括基于图2所示控制电路220控制采样开关MSS1/MSS2/MSS3/MSS4的开关状态的控制电路420。如图4所示，控制电路420的每个通道内包括至少一个晶体管(晶体管M1ZiMyM3ZiM4)及对应的一个电平移位电路(电平移位电路424_1/424_2/424_3/424_4)，其中，每个电平移位电路是由对应的控制信号(控制信号CKMUX1/CKMUX2/CKMUX3/CKMUX4)进行控制，以将控制信号CKm选择性地耦接到每个晶体管对应的控制节点(控制节点Nei/Ne2/Ne3/NC4)。
[0031]图5是图4所不米样开关Mssi的控制电路一实施例的等效不意图。如图5所不，为增强采样电路400的性能，控制电路420还可包括但不限于多个晶体管\及M B，晶体管\及M通于控制米样开关M SS1的开关状态。具体而目，晶体管M Jk.M B可根据控制?目号SC Α及SCb调节控制节点Nei的信号电平。在本实施例中，晶体管Ma具有控制节点Ntt、连接节点Nai及连接节点Na2，其中控制节点接到控制信号SC Α，连接节点Nai耦接到参考电压Vdd (例如，电源电压)，连接节点Na2耦接到控制节点N ?。晶体管Mg有控制节点N 、连接节点Nbi及连接节点N B2，其中控制节点Nra耦接到控制信号SC B，连接节点Nbi耦接到接地电压GND，连接节点Nb2耦接到控制节点N clo
[0032]在本实施例中，信号产生电路510相当于图1所示的信号产生电路110，用以产生控制信号CKm(例如，主时钟信号)。此外，信号产生电路510可进一步产生分频信号(frequency-divided signal) CKdiv4及其反相信号CKB DIV4，并包括多个触发器(flip-flop) 512_I 及 512_2、多个 AND 门 514_1 及 514_2 以及 NOR 门 516。其中，触发器512_1是正边沿触发式D型触发器，触发器512_2是负边沿触发式D型触发器，NOR门516根据触发器512_1的输出信号及反相分频信号CKBdiv4产生控制信号SC A，AND门514_1根据触发器512_1的反相输出信号及触发器512_2的输出信号产生控制信号CKMUX1，AND门514_2根据触发器512_2的反相输出信号及分频信号CKdiv4产生控制信号SCB。
[0033]图6是图5所示采样开关Mssi的控制电路中多个信号的定时图。如图6所示，在时间点Tl处，信号CKni的信号电平(即，控制节点Nei的信号电平)从高电平变化到低电平。在时间点T2处，控制信号CKmuxi的信号电平变化到高电平以接通晶体管M i ( S卩，开始采样)，其中控制信号CKm的信号电平在此刻对应于低电平。在时间点T3处，控制信号CKmuxi的信号电平变化到高电平(即，晶体管M1接通)，同时控制信号CKm的信号电平从低电平变化到高电平，此时信号CKni的信号电平从低电平变化到高电平(即，进入保持模式)。应注意，在分频信号CKdiv4的整个周期期间，每个控制信号可接通对应的采样开关一次。换言之，控制电路420可将控制信号CKm交替地耦接到控制节点N?-Νε4，且控制电路420可将控制信号CKm—次耦接到一个控制节点(即，控制节点Na/Ne2/Ne3/Ne4)。因此，将控制信号CKm的等效负载减小，即可实现各信号电平之间的快速转换。
[0034]再次参阅图5所示，在将控制节点^的信号电平调节到高电平之后(例如，在时间点T3之后)，控制电路420可进一步根据控制信号SCa接通晶体管Ma，以使信号CKni的信号电平保持处于高电平并处于预定时间周期(例如，时间点T3与时间点T4之间的时间周期)。其中，控制信号CKm —次仅耦接到一个控制节点，即，在预定时间周期期间，控制信号CKmux2-CKmux4依次接通各对应晶体管(即，晶体管M 2-M4)。此外，控制电路420还可进一步根据控制信号SCb (例如，时间点Tl)接通晶体管Mb，以使信号CKni的信号电平调节到低电平，从而进行后续的采样操作。
[0035]应该理解到，使得信号CKni的信号电平保持处于高电平并处于预定时间的控制电路并不限于图5所示实施例的电路，例如，可利用其它电路拓扑结构来产生图5所示的控制信号，只要控制方案可使得控制节点的信号电平在调节到预定电平(例如，采样操作完成)之后保持处于预定时间周期即可。
[0036]图7是图4所不