使用注入锁定振荡器的时钟及数据恢复电路及方法
【专利说明】
【技术领域】
[0001]本发明涉及一种时钟及数据恢复电路及方法，特别涉及一种使用注入锁定振荡器的时钟及数据恢复电路及方法。
【【背景技术】】
[0002]数字数据通讯协议通常令单一信道乘载数据流以及数据时钟讯号。在此协议中，接收电路包含时钟及数据恢复电路(Clock and Data Recovery Circuit，Q)R)以根据区域性的参考时钟(Local Reference Clock)产生恢复时钟，而区域性的参考时钟具有与数据流接近的频率。接收电路根据恢复时钟设定经过通道的数据流的取样次数。接收电路亦会侦测恢复时钟与数据流之间的相位差，并汇报其相位差至恢复电路产生单元。
[0003]传统的接收电路使用突发模式(Burst Mode)的操作机制，例如在数十个比特间使用时间锁定机制(Lock-1n Time)。而传统的突发模式的CDR电路使用闸极电压控制振荡器(Gate Voltage Controlled Oscillator,GVC0)以达成瞬间锁定频率的功能。图1描述了现有技术中，使用突发模式的CDR电路的方块图。然而，在传统的突发模式的CDR电路中，输入数据的绝对相位校准值在高频区频率振动(Frequency Jitter)可能会被放大，造成⑶R电路处理讯号时，在工作时间的边缘区(Timing Margin)发生失真。图2描述了注入锁定式的CDR电路使用复杂的注入机制下的突发模式的示意图。这两种CDR电路均需要额外的电压控制振荡器，且这些额外的电压控制振荡器将依据相位锁相回路(Phase Locked Loop)控制区域振荡器(Local Oscillator)中的频率。
【
【发明内容】
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[0004]本发明实施例提供一种时钟及数据恢复电路及方法，可不需要额外的电压控制振荡器来锁定频率。
[0005]本发明一实施例提供一种时钟及数据恢复电路，包含注入锁定振荡器、脉冲产生器及取样器。注入锁定振荡器用于产生恢复时钟讯号，包含两级式环状振荡器及注入开关。注入开关耦接于两级式环状振荡器。脉冲产生器耦接于注入锁定振荡器，用于根据数据输入讯号端之输入数据以产生脉冲讯号，以控制注入锁定振荡器。取样器耦接于资料输入端及注入锁定振荡器，用于根据恢复时钟讯号进行数据取样。
[0006]本发明另一实施例提供一种操作时钟及数据恢复的方法，包含注入锁定振荡器产生恢复时钟讯号，脉冲产生器根据输入数据产生脉冲讯号，以控制注入锁定振荡器，及取样器根据恢复时钟讯号进行数据取样。
[0007]本发明实施例通过上述提供的时钟及数据恢复方法及装置可不需要额外的电压控制振荡器来锁定频率。
【【附图说明】】
[0008]图1描述了现有技术中，使用突发模式的时钟及数据恢复电路的方块图。
[0009]图2描述了现有技术中，注入锁定式的时钟及数据恢复电路使用复杂的注入机制下的突发模式的示意图。
[0010]图3描述了本发明实施例的时钟及数据恢复电路的电路架构图。
[0011]图4描述了图3的实施例的数据恢复电路中，第一级振荡器与第二级振荡器的电路方块图。
[0012]图5描述了图3的实施例中的脉冲产生器的电路方块图。
[0013]图6描述了图3的实施例中的倾斜补偿区块的电路方块图。
[0014]图7描述了图3的实施例中时钟及数据恢复电路的注入锁定行为的示意图。
[0015]图8描述了依据图7描述的注入锁定行为下，校正后的相位相比于相位错误的示意图。
[0016]图9描述了以全速操作的注入锁定时钟及数据恢复电路的时序图。
[0017]图10描述了脉冲侦测的输出图。
[0018]图11描述了使用一半的时钟及数据恢复的操作速率下，四级式环状振荡器及两级式环状振荡器的波形示意图。
[0019]图12为图3的实施例中的时钟及数据恢复电路中，两级式环状振荡器操作时的波形示意图。
[0020]图13描述了本发明另一实施例的时钟及数据恢复电路的电路架构图。
[0021]图14描述了本发明多路复用取样保持电路的实施例的电路图。
[0022]图15描述了本发明多路复用取样保持电路的另一个实施例的电路图。
[0023]图16描述了图13的锁频回路中的回路滤波器的实施例的电路图。
[0024]图17描述了图13的锁频回路中的回路滤波器的另一实施例的电路图。
[0025]图18描述了本发明另一实施例的时钟及数据恢复电路的电路架构图。
[0026]图19描述了图3的实施例中操作时钟及数据恢复电路的方法的流程图。
【【具体实施方式】】
[0027]图3描述了本发明实施例的时钟及数据恢复电路100的电路架构图。时钟及数据恢复电路100包含倾斜补偿区块101、取样器102、脉冲产生器103及注入锁定振荡器104。注入锁定振荡器104用于产生恢复时钟讯号。注入锁定振荡器104包含两级式环状振荡器(104a与104b)及注入开关104c。注入开关104c耦接于两级式环状振荡器，用于控制讯号注入到两级式环状振荡器的强度。注入开关104c的第一端耦接于两级式环状振荡器中的第一级振荡器104a的第一输出端CKO与两级式环状振荡器中的第二级振荡器104b的第一输入端。注入开关104c的第二端耦接于两级式环状振荡器中的第一级振荡器104a的第二输出端CK180与两级式环状振荡器中的第二级振荡器104b的第二输入端。注入开关104c的控制端耦接于脉冲产生器103。注入开关104c具有可程序化的增益特性以控制讯号注入到注入锁定振荡器104的强度。通过不断修正增益，将可搜寻出注入锁定振荡器104的目标操作带宽。脉冲产生器103耦接于注入锁定振荡器104，用于根据输入数据DIN产生脉冲讯号PL，以控制注入锁定振荡器104。倾斜补偿区块101耦接于脉冲产生器103，用于补偿输入数据DIN并产生补偿数据IND。取样器102耦接于倾斜补偿区块101及第二级振荡器104b的第一输出端CK270与第二输出端CK90，用于根据恢复时钟讯号对补偿输入数据DIN进行取样。
[0028]图4描述了图3的实施例的数据恢复电路100中，第一级振荡器104a与第二级振荡器104b的电路方块图。第一级振荡器104a与第二级振荡器104b均包含复数个延迟单元(Delay Cells)，在此标示为延迟单元401、延迟单元402、延迟单元403及延迟单元404。为了简化描述，这里先使用第一级振荡器104a内的四个延迟单元进行描述。在图4中，延迟单元401包含输入端及输出端，输入端耦接于第一级振荡器104a的第一输入端，输出端耦接于第一级振荡器104a的第一输出端。延迟单元402包含输入端及输出端，输入端耦接于延迟单元401的输出端。延迟单元403包含输入端及输出端，输入端耦接于延迟单元402的输出端，输出端耦接于延迟单元401的输出端。延迟单元404包含输入端及输出端，输入端親接于第一级振荡器104a的第二输入端，输出端親接于第一级振荡器104a的第二输出端，并耦接于延迟单元403的输入端。在本实施例中，延迟单元402的输入端可视为第一级振荡器104a的负向输出端0N，延迟单元402的输出端可视为第一级振荡器104a的正向输出端0P。延迟单元401的输入端可视为第一级振荡器104a的正向输入端IP，延迟单元401的输出端可视为第一级振荡器104a的负向输入端IN。第二级振荡器104b内亦具有四个延迟单元，且其四个延迟单元的耦接方式与第一级振荡器104a内的延迟单元401至404相同，因此不再赘述。
[0029]图5描述了图3的实施例中的脉冲产生器103的电路方块图。在图5中，脉冲产生器103会根据输入数据DIN的上升沿(Rising Edge)及/或下降沿(Falling Edge)特性，产生一个脉冲讯号PL。脉冲产生器103包含延迟单元502及异或门501。异或门501具有两个输入端及一个输出端。输入数据DIN会被输入至延迟单元502以及异或门501的一个输入端中。延迟单元502的输出端会将数据输入至异或门501的另一个输入端中。脉冲讯号PL随后将会在异或门501的输出端被产生出来。
[0030]图6描述了图3的实施例中的倾斜补偿区块101的电