信号产生电路以及工作周期调整电路的制作方法
【技术领域】
[0001]本发明涉及一种工作周期调整电路，特别有关于利用信号产生电路产生同步的频率信号进行工作周期调整的工作周期调整电路。
【背景技术】
[0002]集成电路装置包括用以执行各种不同功能的电路或逻辑设备，通常这些集成电路装置被装配于更大的系统中，用以执行复杂的功能。举例来说，在一个相对复杂的系统(如计算机、通讯系统等等)中，数个集成电路装置之间相互沟通，以执行系统功能。
[0003]通常来说，这些集成电路装置需要频率信号来操作，而频率信号用以同步两个不同装置之间的沟通。被设计为需要频率信号致能的电路，通常是由频率信号的上升沿或下降沿所触发，并且某些特定的接口允许在频率信号的上升沿以及下降沿进行数据传输，以达到较高的数据传输速率。
[0004]一般来说，频率信号为一方波，工作周期(duty cycle)指频率信号维持在高逻辑电平或低逻辑电平的频率周期。因此，频率信号分别于高逻辑电平以及低逻辑电平维持一半的频率周期，称之为平衡工作周期或50%工作周期。在如高速数据传输的应用中，由于上升沿以及下降沿皆用于数据传输，因此频率信号具有50%工作周期变的非常重要。当频率周期不平衡或是不为50%时，将造成系统不必要的问题产生。因此，我们亟需产生50%工作周期的频率信号的装置以及方法，来解决此一问题。
【发明内容】
[0005]有鉴于此，本发明提出一种信号产生电路，包括:一第一 P型晶体管、一第二 P型晶体管、一第一 N型晶体管、一第二 N型晶体管、一第一反相器、一第二反相器以及一第三反相器。上述第一 P型晶体管根据一输入信号，将一供应电压提供至一第一节点。上述第二 P型晶体管根据上述输入信号，将上述第一节点耦接至一第二节点。上述第一 N型晶体管根据上述输入信号，将上述第二节点耦接至上述第一节点。上述第二 N型晶体管根据上述输入信号，将上述第一节点耦接至一接地端。上述第一反相器根据上述第二节点的信号而产生一第一信号。上述第二反相器耦接于上述第一节点以及一第三节点之间。上述第三反相器根据上述第三节点的信号而产生一第二信号，其中上述第二信号为上述第一信号的反相且同步。
[0006]根据本发明的一实施例，上述第二反相器具有一上升延迟时间以及一下降延迟时间，其中上述上升延迟时间与上述第二 P型晶体管的延迟时间大体相同，上述下降延迟时间与上述第一 N型晶体管的延迟时间大体相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间大体相同。
[0007]根据本发明的一实施例，上述第一 P型晶体管以及上述第二 P型晶体管具有相同的宽长比，上述第一 N型晶体管以及上述第二 N型晶体管具有相同的宽长比，上述第二反相器的晶体管的宽长比小于上述第一反相器以及上述第三反相器的晶体管的宽长比。
[0008]根据本发明的一实施例，上述第二反相器的P型晶体管的宽长比小于上述第二 P型晶体管的宽长比，上述第二反相器的N型晶体管的宽长比，小于上述第一 N型晶体管的宽长比。
[0009]本发明更提出一种工作周期校正电路，包括:一第一信号产生电路、一第二信号产生电路、一第一传输门、一第二传输门、一第三传输门以及一第四传输门。上述第一信号产生电路接收一频率信号而产生一第一信号以及一第二信号，其中上述第二信号为上述第一信号的反相且同步。上述第二信号产生电路接收上述频率信号的反相而产生一第三信号以及一第四信号，其中上述第四信号为上述第三信号的反相且同步。上述第一传输门根据上述第一信号以及上述第二信号，将一供应电压提供至一调整信号。上述第二传输门根据上述第三信号以及上述第四信号，将上述调整信号耦接至一接地端。上述第三传输门根据上述第三信号以及上述第四信号，将上述供应电压提供至上述调整信号的反相。上述第四传输门根据上述第一信号以及上述第二信号，将上述调整信号的反相耦接至上述接地端。
[0010]根据本发明的一实施例，上述第一信号产生电路以及上述第二信号产生电路皆为一信号产生电路，其中上述信号产生电路根据一输入信号产生一输出信号以及上述输出信号的反相，并且上述输出信号以及上述输出信号的反相为同步，其中上述信号产生电路包括:一第一 P型晶体管、一第二 P型晶体管、一第一 N型晶体管、一第二 N型晶体管、一第一反相器、一第二反相器以及一第三反相器。上述第一P型晶体管根据上述输入信号，将上述供应电压提供至一第一节点。上述第二 P型晶体管根据上述输入信号，将上述第一节点耦接至一第二节点。上述第一 N型晶体管根据上述输入信号，将上述第二节点耦接至上述第一节点。上述第二 N型晶体管根据上述输入信号，将上述第一节点耦接至上述接地端。上述第一反相器耦接至上述第二节点而产生上述输出信号。上述第二反相器耦接于上述第一节点以及一第三节点之间。上述第三反相器耦接至上述第三节点而产生上述输出信号的反相。
[0011]根据本发明的一实施例，上述第三反相器具有一上升延迟时间以及一下降延迟时间，其中上述上升延迟时间与上述第二 P型晶体管的延迟时间大体相同，上述下降延迟时间与上述第一 N型晶体管的延迟时间大体相同，使得上述输入信号至上述第一信号的延迟时间与上述输入信号至上述第二信号的延迟时间大体相同。
[0012]根据本发明的一实施例，上述第一 P型晶体管以及上述第二 P型晶体管具有相同的宽长比，上述第一 N型晶体管以及上述第二 N型晶体管具有相同的宽长比，上述第三反相器的晶体管的宽长比小于上述第一反相器以及上述第二反相器的晶体管的宽长比，其中上述第一反相器的晶体管的宽长比等于上述第二反相器的晶体管的宽长比。
[0013]根据本发明的一实施例，上述第三反相器的P型晶体管的宽长比小于上述第二 P型晶体管的宽长比，上述第三反相器的N型晶体管的宽长比，小于上述第一 N型晶体管的宽长比。
[0014]根据本发明的一实施例，工作周期调整电路还包括:一第一反相器串以及一第二反相器串。上述第一反相器串包括至少一反相器串接，根据上述调整信号输出一输出信号，用以增加上述输出信号的驱动能力。上述第二反相器串包括至少一反相器串接，根据上述调整信号的反相输出上述输出信号的反相，用以增加上述输出信号的反相的驱动能力，其中上述输出信号以及上述输出信号的反相的工作周期大体为50%。
【附图说明】
[0015]图1是显示根据本发明的一实施例所述的工作周期校正电路的电路图；
[0016]图2是显示根据本发明的一实施例所述的工作周期校正电路100的波形图；
[0017]图3是显示根据本发明的另一实施例所述的信号产生电路的电路图；以及
[0018]图4是显示根据本发明的另一实施例所述的工作周期校正电路的电路图。
[0019]【符号说明】
[0020]100、400工作周期校正电路
[0021]110,410第一信号产生电路
[0022]111,411第一输入反相器
[0023]112第一传输门
[0024]113、416第二输入反相器
[0025]114、417第三输入反相器
[0026]115、418第四输入反相器
[0027