终表示类似的元 件。如在运里使用的，术语"和/或"包括一个或多个相关所列项的任意组合和所有组合。
[0036] 应该理解，尽管在运里可使用术语"第一"、"第二"、"第等来描述各种元件、组 件、区域、层和/或部分，但是运些元件、组件、区域、层和/或部分不应该受运些术语的限 审IJ。运些术语只是用来将一个元件、组件、区域、层或部分与另一个区域、层或部分区分开 来。因此，在不脱离本公开主题的教导的情况下，下面讨论的第一元件、组件、区域、层或部 分可被命名为第二元件、组件、区域、层或部分。
[0037] 为了便于描述，在运里可使用空间相对术语诸如"之下"、"下方"、"下面"、"上方"、 "上面"等来描述如图中所示的一个元件或特征与其它元件（一个或多个）或特征（一个 或多个）的关系。应该理解，空间相对术语意在包含除了在附图中描述的方位之外的装置 在使用或操作时的不同方位。例如，如果在附图中装置被翻转，则被描述为在其它元件或特 征"下方"或"下面"的元件随后将被定位为在其它元件或特征"上方"。因此，示例性术语 "下方"可包含上方和下方运两种方位。所述装置可被另外定位（旋转90度或者在其它方 位），相应地解释运里使用的空间相对描述符。
[0038] 运里使用的术语只是出于描述特定示例性实施例的目的，而不意图限制本公开主 题。如运里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。还应 该理解，当在本说明书中使用术语"包括"和/或"包含"时，说明存在所述特征、整体、步骤、 操作、元件和/或组件，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、 组件和/或其组。
[0039] 运里，参照作为理想化实施例（和中间结构）的示意性图示的剖面图示，描述示例 实施例。如此，将预料到，由于（例如）制造技术和/或公差导致的图示的形状变化。因此， 示例实施例应该不被理解为限于运里示出的区域的特定形状，而是将包括由于（例如）制 造导致的形状偏差。例如，被示出为矩形的注入区域将在其边缘具有倒圆或弯曲的特征和 /或注入浓度的梯度，而不是从注入区到非注入区的二元变化。同样地，通过注入而形成的 掩埋区可导致掩埋区和穿过其发生注入的表面之间的区域中有一些注入。因此，附图中示 出的区域本质是示意性的并且它们的形状不意图示出器件的区域的实际形状，而是意图限 制当前公开主题的范围。
[0040] 除非另有定义，否则运里使用的所有术语（包括技术术语和科技术语）具有与本 公开主题所属领域的普通技术人员所通常理解的意思相同的意思。应该进一步理解，除非 运里明确定义，否则术语（诸如，在通用字典中定义的术语）应该被解释为具有与相关领域 的上下文中它们的意思相同的意思，并且将不理想地或者过于正式地解释它们的意思。
[0041] 下文中，将参照附图详细说明示例实施例。
[0042] 图1是根据本公开主题的系统100的示例实施例的框图。示出的实施例示出在有 用偏斜被引入之前的时序违规（timing violation)的简化示例（示于状态101)及其改善 (示于状态191)。在各种实施例中，可借助本公开主题实现时钟偏斜的改善。
[0043] 在示出的实施例中，系统100可包括S个触发器（或更一般地端点")102、104和 106。系统100还可包括四个组合逻辑部112、114、116和118。在各种实施例中，组合逻辑 部可包括各种电子电路，诸如，例如，与非（NAND) n、或非（NOR) n、电容器、寄存器等。将 被处理的针对组合逻辑的输入并且导致组合逻辑部的输出要会花费一定量的时间。 W44] 如上所述，如果运个处理时间比时钟信号131的周期短，则该电路被称作具有"正 余量（positive slack)"。相反地，如果处理时间比时钟信号131的周期长，则该电路被称 作具有"负余量（negative slack)"，更重要地，当与输出关联的触发器存储输出信号时，输 出将未就绪。在各种实施例中，运可通过增加时钟周期或者减小时钟频率而进行改善。
[0045] 在示出的实施例中，时钟周期是714皮秒（PS)或者时钟频率~1.4千兆赫兹 (GHz)。在示出的实施例中，组合逻辑112可花费814ps进行处理。因此，由于组合逻辑112 从逻辑上讲在触发器102前方，所W触发器102可具有-I(K)PS (即，714ps-814ps)的前余 量。接着，可考虑，在组合逻辑部分112的输出就绪或者被充分计算之前的10化3,时钟信号 到达触发器102。
[0046] 在示出的实施例中，组合逻辑114可花费414ps来进行处理。因此，由于组合 逻辑114从逻辑上讲在触发器102后方，所W触发器102可具有+300PS的后余量（即， 714ps-414ps)。运意味着，触发器102可比当前释放输入晚300ps地释放输入信号，且组 合逻辑部分114将仍然有足够的时间来充分计算输出值。触发器104可具有+300PS (即， 714ps-414ps)的前余量。
[0047] 要理解，运里描述的示例只是几个示例性示例，公开主题不限于运些示例。例如， 运些示例出于例证性目的被简化，并不包括像时钟抖动、建立时间等情况。
[0048] 在示出的实施例中，组合逻辑116可花费764PS进行处理。因此，触发器104可具 有-50ps (即，714ps-764ps)的后余量并且触发器106可具有-50ps (即，714ps-764ps)的 前余量。在示出的实施例中，组合逻辑118可花费714PS来进行处理。因此，触发器106可 具有化S (即，714ps-714ps)的后余量。要理解，W上只是一个示例性示例，公开主题不限于 该示例。
[0049] 同样地，在示出的实施例中，时钟网络或时钟网可包括时钟信号131和多个缓冲 器或驱动器132、134和136。在示出的实施例中，每个缓冲器可将时钟信号131延迟50ps。 要理解，行处理。要理解，W上只是一个例证性示例，本公开主题不限于该示例。
[0050] 如上所述，在初始状态（状态101)下，系统100具有被认为具有负（前）余量的 两个触发器或端点（触发器102和106)。运两个触发器102和106之前的逻辑112和116 的失效造成系统100不能够满足其在1. 4GHz下操作的设计目标，因为需要814PS (替代所 需的714PS)的时钟周期来充分处理最慢的逻辑部（电路112)。
[0051] 图1还示出根据本公开主题改变或调节时钟网络之后的系统100 (状态191)。在 此实施例中，已经在时钟网络中添加了缓冲器或从时钟网络中去除了缓冲器，W增加（推 (push))或减少（拉（pull))各触发器经历的时钟延时。运个时钟延时的调节意味着，并非 所有的组合逻辑部（例如，逻辑112等）经受严格的714PS执行时间。替代地，给定逻辑部 可具有更长时间（例如，814PS等）或更短时间（例如，414PS等）。参照其它附图，更详细 地描述在各种实施例中调节时钟延时所采用的技术。在示出的实施例中，仅仅引入构思。
[0052] 在示出的实施例中，可通过添加两个缓冲器（缓冲器142和152)将针对触发器 102的时钟信号延迟10化3。运样可将逻辑部112的执行时间的结束推动10化3,从而向逻 辑部112提供完整的814PS来完成处理。运可导致触发器102具有化S的前余量。
[0053] 然而，针对触发器102的时钟信号推动IOOps并不是孤立地进行的。运还意味着， 下一个流水线阶段（pipeline stage)或组合逻辑114开始也被推动10化3。幸运的是，逻 辑部114只需要414ps来完成并且延迟并不是问题。通过添加缓冲器142和152,可使触发 器104具有巧OOps的前余量。
[0054] 但是，在图示的实施例中，逻辑部112可能不是唯一的问题部分。在计算时间为 764PS的情况下，组合逻辑部116也可超过所需的714PS的周期。在各种实施例中，可能期 望使用针对触发器104可用的过大余量来消除逻辑部116上的一些负担。 阳化5] 在此实施例中，对于触发器104的时钟延时可减少或被拉动。在运样一个实施例 中，可从时钟网络中去除缓冲器134。运会造成逻辑部116执行其计算必须要花费的时间量 增加50ps，或者总时间是764ps。在此实施例中，触发器104接着可具有+150ps的前余量 和Ops的后余量。同样地，触发器106 (没有使其时钟延时被推动或拉动）可具有化S的前 余量和化S的后余量。
[0056] 在另一个实施例中，如果逻辑118具有少于714ps的处理时间（例如，614ps)，则 触发器106的时钟延时可被推动，W适应逻辑部116。在此实施例中，对于触发器104的时 钟延时可没有被拉动。要理解，W上只是一个例证性示例，公开主题不限于该示例。
[0057] 在示出的实施例中，时钟信号131和缓冲器132、134、136、142和152可W是时钟 网网络的部分。通常，时钟网网络的特征在于，时钟网和触发器或端点之间极浅的逻辑深 度。通常只是单个缓冲器（例如，缓冲器132等）或时钟口直接驱动电子终点或端点。运 与更传统的时钟树相当，该更传统的时钟树通常的特征在于，源自分支直至设计中的各终 点的时钟根的有机树结构。在时钟树方案中，缓冲器和时钟口控水平经常存在相对大的深 度。时钟网网络中的时钟信号131的根源和端点之间的多个缓冲器中的深度的运种不足降 低了管理时钟偏斜的机会，特别是，拉动时钟延时的机会。
[005引在示出的实施例中，各缓冲器（例如，缓冲器142、缓冲器134等）可造成时钟信号 131延迟50ps。在各种实施例中，本公开主题可被构造成使用量化量进行操作，W