逐次逼近寄存器型模数转换器及其相关方法
【专利说明】
【技术领域】
[0001]本发明涉及一种逐次逼近寄存器型(successiveapproximat1n register，SAR)模数转换器(ADC)，更具体地，涉及一种在连续时间Δ-Σ调制器中使用时具有固有的过量环路延迟(excess loop delay，ELD)补偿特性的 SAR ADC。
【【背景技术】】
[0002]用于模数转换的Δ-Σ调制器是现代信号/音频/视频处理电路和通信电路的关键组成部分。A-XADC基于过采样技术以减少感兴趣的频带中的噪声。利用过采样，所述Α-ΣΑ?Ο内的量化器可以是具有较低分辨率来符合成本效益的简单ADC。
[0003]由于实际电路块总是在执行取样、量化和数模转换中引入一些时间延迟，因此过量环路延迟(以下简称ELD)是连续时间Δ-Σ调制器中一种众所周知的非理想特性。ELD在高采样率Δ-Σ调制器中是一个重要的问题，这是由于其对性能和稳定性的不利影响。因此，需要一种技术来处理ELD问题。
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【发明内容】
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[0004]因此，为了解决上述问题，本发明提出一种SAR ADC0所提出的SAR ADC的其中一个优势在于当在连续时间Α-Σ调制器中使用时其固有的ELD补偿特性。
[0005]根据本发明的一实施例，提供一种SAR ADC0该SAR ADC产生数字码以响应于差分模拟输入信号，包括比较器、输入开关单元、正转换电容器阵列、负转换电容器阵列和SAR控制器。比较器具有第一输入端子和第二输入端子。输入开关单元被设置为在采样阶段将所述差分模拟输入信号耦合到所述比较器以及在转换阶段将所述差分模拟输入信号去耦合到所述比较器。正转换电容器阵列包括多个第一正电容器和多个第一正开关，被设置为在采样阶段采样所述差分模拟输入信号的正端，其中每个第一正电容器分别被耦接在所述比较器的所述第一输入端子和相应的第一正开关之间，用于选择性地将所述第一正电容器親合到第一参考电压或公共电压。负转换电容器阵列包括多个第一负电容器和多个第一负开关，被设置为在采样阶段采样所述差分模拟输入信号的负端，其中每个第一负电容器分别被耦接在所述比较器的所述第二输入端子和相应的第一负开关之间，用于选择性地将所述第一负电容器耦合到所述第一参考电压或所述公共电压。逐次逼近寄存器控制器被设置为在采样阶段结束时复位所述多个第一正开关及所述多个第一负开关来将所述比较器的所述第一输入端子和所述第二输入端子之间的输入电压差改变成残留信号；在所述转换阶段根据所述比较器的输出产生中间数字码来控制所述多个第一正开关及所述多个第一负开关，以将所述残留信号转换为所述中间数字码；根据所述中间数字码产生所述数字码；以及在转换阶段结束时使用反转的中间数字码来控制所述多个第一正开关及所述多个第一负开关。
[0006]根据本发明的一实施例，提供一种SAR ADC0该SAR ADC产生数字码以响应于差分模拟输入信号，包括比较器、具有极性反转单元的输入开关、正转换电容器阵列、负转换电容器阵列和SAR控制器。比较器具有第一输入端子和第二输入端子。具有极性反转单元的输入开关被设置为在采样阶段将所述差分模拟输入信号耦合到所述比较器以及在转换阶段将所述差分模拟输入信号去耦合到所述比较器，在正常周期中将所述差分模拟输入信号正端和负端分别耦合到所述比较器的所述第一输入端子和所述第二输入端子，以及在交替周期中将所述差分模拟输入信号的所述正端和所述负端分别耦合到所述比较器的所述第二输入端子和所述第一输入端子，其中每个所述正常周期和所述交替周期包括所述采样阶段和所述转换阶段。正转换电容器阵列包括多个第一正电容器和多个第一正开关，被设置为在采样阶段采样所述比较器的所述第一输入端子的电压，其中，每个第一正电容器分别被耦接在所述比较器的所述第一输入端和相应的第一正开关之间，用于选择性地将所述第一正电容器親合到第一参考电压或公共电压。负转换电容器阵列包括多个第一负电容器和多个第一负开关，被设置为在采样阶段采样所述比较器的所述第二输入端子的电压，其中，每个第一负电容器分别被親接在所述比较器的所述第二输入端和相应的第一负开关之间，用于选择性地将所述第一负电容器耦合到所述第一参考电压或所述公共电压。逐次逼近寄存器控制器被设置为在采样阶段结束时复位所述多个第一正开关及所述多个第一负开关来将所述比较器的所述第一输入端子和所述第二输入端子之间的输入电压差改变成残留信号；在所述转换阶段根据所述比较器的输出产生中间数字码来控制所述多个第一正开关及所述所述多个第一负开关，以将所述残余信号转换为所述中间数字码；在每个交替周期通过反转所述中间数字码来产生所述数字码。
[0007]根据本发明的一实施例，提供一种SAR ADC0该SAR ADC产生数字码以响应于模拟输入信号，包括比较器、输入开关单元、转换电容器阵列和SAR控制器。比较器具有第一输入端子和第二输入端子，其中所述第二输入端子耦合于基准电压。输入开关单元被设置为在采样阶段将所述模拟输入信号耦合到所述比较器以及在转换阶段将所述模拟输入信号去親合到所述比较器。转换电容器阵列包括多个第一电容器和多个第一开关，被设置为在采样阶段采样所述模拟输入信号，其中每个第一电容器分别被耦接在所述比较器的所述第一输入端子和相应的第一开关之间，用于选择性地将所述第一电容器親合到第一参考电压或公共电压。逐次逼近寄存器控制器被设置为在采样阶段结束时复位所述多个第一开关来将所述采样模拟输入信号改变成残留信号；在所述转换阶段根据所述比较器的输出产生中间数字码来控制所述多个第一开关，以将所述残留信号转换为所述中间数字码；根据所述中间数字码产生所述数字码；以及在转换阶段结束时使用反转的中间数字码来控制所述多个第一开关。
[0008]根据本发明的一实施例，提供一种SAR ADC0该SAR ADC产生数字码以响应于模拟输入信号，包括比较器、具有极性反转单元的输入开关、转换电容器阵列和SAR控制器。比较器具有第一输入端子和第二输入端子，其中所述第二输入端子耦合于基准电压。具有极性反转单元的输入开关被设置为在采样阶段将所述模拟输入信号耦合到所述比较器以及在转换阶段将所述模拟输入信号去耦合到所述比较器，并且每个交替周期对所述模拟输入信号执行极性反转以产生修改输入信号，其中一个周期包括所述采样阶段和所述转换阶段。转换电容器阵列包括多个第一电容器和多个第一开关，被设置为在采样阶段采样所述修改输入信号，其中每个第一电容器分别被耦接在所述比较器的所述第一输入端子和相应的第一开关之间，用于选择性地将所述第一电容器耦合到第一参考电压或公共电压。逐次逼近寄存器控制器被设置为在采样阶段结束时复位所述多个第一开关来将所述修改输入信号改变成残留信号；在所述转换阶段根据所述比较器的输出产生中间数字码来控制所述多个第一开关，以将所述残留信号转换为所述中间数字码；以及每个交替周期通过反转所述中间数字码来产生所述数字码。
[0009]根据本发明的一实施例，提供一种产生数字码以响应于模拟输入信号的方法。该方法包括:在采样阶段由转换电容器阵列采样所述模拟输入信号，其中所述转换电容器阵列包括多个第一电容器和多个第一开关，每个第一电容器分别被親接于相应的第一开关，用于选择性地将所述第一电容器耦合到第一参考电压或公共电压；在采样阶段结束时复位所述多个第一开关来将所述采样模拟输入信号改变成残留信号；在转换阶段通过逐次逼近法控制所述转换电容器阵列中的所述多个第一开关，以将所述残留信号转换为所述中间数字码；在转换阶段结束时使用反转的中间数字码来控制所述多个第一开关；以及根据所述中间数字码产生所述数字码。
[0010]根据本发明的一实施例，提供一种产生数字码以响应于模拟输入信号的方法。该方法包括:每个交替周期对所述模拟输入信号执行极性反转以产生修改输入信号，其中一个周期包括采样阶段和转换阶段；在采样阶段由转换电容器阵列采样所述修改输入信号，其中所述转换电容器阵列包括多个第一电容器和多个第一开关，每个第一电容器分别被親接于相应的第一开关，用于选择性地将所述第一电容器耦合到第一参考电压或公共电压；在所述采样阶段结束时复位所述多个第一开关来将所述修改输入信号改变成残留信号；在所述转换阶段通过逐次逼近法控制所述转换电容器阵列中的所述多个第一开关，以将所述残留信号转换为所述中间数字码；以及每个交替周期反转所述中间数字码来产生所述数字码。
[0011]上述SAR ADC及其相关方法对于ELD补偿没有额外的硬件要求。
【【附图说明】】
[0012]图1为连续时间Δ-Σ调制器的方框图。
[0013]图2为Δ-Σ调制器中使用的ELD补偿的方框图。
[0014]图3为SAR ADC的方框图。
[0015]图4为SAR ADC的信号波形图。
[0016]图5为SAR ADC的多个连续周期的信号波形图。
[0017]图6为根据本发明实施例的SAR ADC的电路图。
[0018]图7为根据本发明实施例的SAR ADC的信号波形图。
[0019]图8为根据本发明实施例的极性反转单元的电路图。
[0020]图9为根据本发明实施例的具有缩放电容器阵列的SAR ADC的电路图。
[0021]图10为根据本发明实施例的当比例因子k0大于I时的信号波形图。
[0022]图11为根据本发明实施例的当比例因子k0小于I时的信号波形图。
[0023]图12为根据本发明实施例的SAR ADC的电路图。
[0024]图13为根据本发明实施例的SAR ADC的信号波形图。
[0025]图14为根据本发明实施例的具有缩放电容器阵列的SAR ADC的电路图。
[0026]图15为根据本发明实施例的当比例因子k0大于I时的信号波形图。
[0027]图16为根据本发明实施例的当比例因子k0小于I时的信号波形图。
[0028]图17为根据本发明实施例的具有差分输入的SAR ADC的电路图。
[0029]图18为根据本发明实施例的具有差分输入和缩放电容器阵列的SAR ADC的电路图。
[0030]图19为根据本发明实施例的带有差分输入的SAR ADC的电路图。
[0031]图20为根据本发明实施例的带有差分输入和缩放电容器阵列的SARADC的电路图。
[0032]图21为根据本发明实施例的产生数字码以响应于模拟信号的流程图。
[0033]图22为根据本发明实施例的当比例因子k0大于I时产生数字码以响应于模拟输入信号的流程图。
[0034]图23为根据本发明实施例的当比例因子k0小于I时产生数字码以响应于模拟输入信号的流程图。
[0035]图24为根据本发明实施例的产生数字码以响应于模拟输入信号的流程图。