电路系统100中的集成电路的一或多个可以是一可编程的集成电路，例如是一FPGA、CPLD或类似者。例如，图3是描绘一种FPGA架构（〃FPGA300〃），其包含大量不同的可编程的瓦片（tile)，其包含数千兆位的收发器(〃MGT〃）301、可组态设定的逻辑区块（〃CLB〃）302、随机存取记忆体区块（〃BRAM〃）303、输入/输出区块（〃I0B〃)304、组态设定及频率逻辑（〃C0NFIG/CL0CKS〃)305、数字信号处理区块（〃DSP〃)306、专用的输入/输出区块（〃1/0〃)307(例如，组态设定埠以及频率埠）、以及其它可编程的逻辑308，例如是数字频率管理器、模拟至数字转换器、系统监视逻辑、等等。某些FPGA亦包含专用的处理器区块(〃PR0C〃)310。
[0046]在某些FPGA中，每个可编程的瓦片是包含一可编程的互连组件（〃INT〃）311，其具有标准化的联机往返于在每个相邻的瓦片中的一对应的互连组件。因此，所述可编程的互连组件一起用以实施用于所举例说明的FPGA的可编程的互连结构。所述可编程的互连组件311亦包含往返于在相同的瓦片内的可编程的逻辑组件的联机，即如同由内含在图3的顶端的例子所展示者。
[0047]例如，一CLB 302可包含一可组态设定的逻辑组件（〃CLE〃)312，其可被编程以实施用户逻辑再加上单一可编程的互连组件（〃INT〃）311。除了一或多个可编程的互连组件以夕卜，一BRAM 303可包含一BRAM逻辑组件（〃BRL〃)313。通常，内含在一瓦片中的互连组件的数目是依据所述瓦片的高度而定。在所描绘的例子中，一BRAM瓦片是具有和五个CLB相同的高度，但是其它的数目（例如，四个)亦可被利用。除了一适当数目的可编程的互连组件以外，一DSP瓦片306可包含一DSP逻辑组件（〃DSPL〃) 314。除了所述可编程的互连组件311的一实例以外，一IOB 304例如可包含一输入/输出逻辑组件（〃10L") 315的两个实例。如同对于具有此项技术中的技能者而言将会明显的是，例如连接至所述I/O逻辑组件315的实际的I/O垫通常并未被局限于所述输入/输出逻辑组件315的区域。
[0048]在所描绘的例子中，一靠近所述晶粒(在图3中所示）的中心的水平的区域是被使用于组态设定、频率、以及其它控制逻辑。从此水平的区域或行延伸的垂直的行309是被用来横跨所述FPGA的广度以散布所述频率以及组态设定的信号。
[0049]某些利用在图3中所描绘的架构的FPGA是包含额外的逻辑区块，其打断构成所述FPGA的一大部分的规则的柱状结构。所述额外的逻辑区块可以是可编程的区块及/或专用的逻辑。例如，处理器区块310是跨越数个行的CLB及BRAM。
[0050]注意到的是，图3是欲只描绘一范例的FPGA架构。例如，在一列中的逻辑区块的数目、所述列的相对的宽度、列的数目及顺序、内含在所述列中的逻辑区块类型、所述逻辑区块的相对的尺寸、以及内含在图3的顶端的互连/逻辑的实施方式纯粹是范例而已。例如，在一实际的FPGA中，超过一相邻列的CLB通常是内含在所有出现CLB之处，以使得用户逻辑的有效率的实施变得容易，但是相邻的CLB列的数目是随着所述FPGA的整体尺寸而改变。
[0051 ] 所述FPGA 300亦可包含作用类似于上述的可编程的SS-LS电路106的可编程的SS-LS电路350。在图2的例子中，若所述集成电路104b包含所述FPGA 300，则所述电路210可以是在所述FPGA 300中的专用的电路、或是利用所述FPGA 300的可编程的逻辑来加以组态设定的。所述可编程的SS-LS电路350可以耦接至在所述FPGA 300中的其它利用所述经位准转换的信号的电路。
[0052]图4表示为根据一范例实施方式的一种可编程的SS-LS电路106的电路图。所述可编程的SS-LS电路106包含多个称作为Ql至Q7的场效晶体管(FET)。所述晶体管Ql及Q2是被親接以实施一第一反相器402，其具有一输入i阜（"IN")、一输出i阜（"0UTB")、以及一偏压焊406。晶体管Q3及Q4是被耦接以实施一第二反相器404，其具有一耦接至OUTB的输入埠、一输出埠（〃0UT〃）、以及一偏压埠408。所述第一及第二反相器402及404可以相关于一举例被展不为电性接地的参考电压而被偏压。
[0053]在图4的例子中，所述反相器402及404分别包含耦接在个别的偏压埠406及408与所述参考电压之间的一对互补金属氧化物半导体(CMOS)的FET。换言之，所述晶体管Ql包括一 P型金属氧化物半导体(PMOS)晶体管，并且所述晶体管Q2包括一 η型金属氧化物半导体(NMOS)晶体管。Ql的源极是耦接至所述偏压埠406。叭的汲极是耦接至Q2的汲极。Q2的源极是耦接至所述参考电压。Ql及Q2的闸极是耦接至IN。Ql及Q2的汲极是耦接至OUTB。同样地，所述晶体管Q3包括一 PMOS晶体管，并且所述晶体管Q4包括一匪OS晶体管。Q3的源极是耦接至所述偏压埠408。03的汲极是耦接至Q4的汲极。Q4的源极是耦接至所述参考电压。Q3及Q4的闸极是耦接至0UTB43及Q4的汲极是耦接至OUT。所述偏压埠408是耦接至一电源电压Vdd2o
[0054]所述晶体管Q6是一二极管接法的FET，其耦接在所述电源电压Vdd2与所述反相器402的偏压埠406之间。所述晶体管Q6可以是一匪OS晶体管，其具有耦接至所述电源电压Vdd2的一闸极以及一汲极、以及一耦接至所述偏压埠406(例如，所述晶体管Ql的源极)的源极。
[0055]所述晶体管Q7是与所述晶体管Q6并联，并且具有一耦接至0UT(例如，Q3及Q4的汲极）的闸极。所述晶体管Q7可以是一 PMOS晶体管，其具有一耦接至所述电源电压Vdd2的源极、以及一耦接至Q6的源极的汲极。
[0056]所述晶体管Q5是构成所述模式选择电路208。所述晶体管Q5是与所述晶体管Q6及Q7并联，并且具有一被配置以接收所述模式选择信号的闸极。所述晶体管Q5可以是一 PMOS晶体管，其具有一耦接至所述电源电压Vdd2的源极、以及一耦接至Q6的源极与Q7的汲极的汲极。所述Q5的汲极、所述Q6的源极、所述Q7的汲极、以及所述偏压埠406(例如，Ql的源极）的接面是被称为节点V。
[0057]在操作上，所述模式选择信号决定所述可编程的SS-LS电路106的模式。当所述模式选择信号是逻辑低时，所述可编程的SS-LS电路106是被组态设定以转换一具有一大于或等于所述电源电压Vdd2的输入电压电源的信号。当所述模式选择信号是逻辑低时，所述晶体管Q5是饱和并且〃导通〃。所述节点V是被充电至所述电源Vdd2，并且所述晶体管Q6是被关断。因此，反相器402及404都被偏压在所述电源电压Vdd2下。所述反相器402及404是形成一缓冲器(亦即，两个依序的逻辑反相），并且在OUT上的信号将会追踪在耦接至IN的信号上的逻辑变化，并且具有一 Vdd2的电源电压。
[0058]当所述模式选择信号是逻辑高时，所述可编程的SS-LS电路106是被组态设定以转换一具有一小于所述电源电压Vdd2的输入电压电源的信号。当所述模式选择信号是高时，所述晶体管Q5是被关断。在所述第二模式中的操作可以相关于在IN上的信号的静态逻辑高、下降边缘、静态逻辑低、以及上升边缘的阶段(其全部都在所述输入电压域之内）来加以理解。当在IN上的信号是静态逻辑高时，所述晶体管Q6是饱和并且充电所述节点V至一具有Vdd2-Vth_Q6的电压，其中Vth_Q6是所述晶体管Q6的临界电压。若在IN上的信号的逻辑高的电压大于Vdd2-Vth_Q6-Vth_Ql(Ql的临界电压），则所述晶体管Ql是被关断。所述节点OUTB将会放电至所述参考电压。所述晶体管Q3是饱和并且被导通，并且所述晶体管Q4是被关断。所述节点OUT是被充电至Vdd2(亦即，在所述输出电压域中的逻辑高）。
[0059]当在IN上的信号从逻辑高转变至逻辑低时（例如，下降边缘），所述晶体管Ql将会开始饱和而且导通，其是将所述节点OUTB朝向Vdd2-Vth_Q6充电。所述晶体管Q4将会开始饱和而且导通，其是将所述节点OUT朝向所述参考电压放电。Q7将会开始饱和而且导通，其是将所述节点V朝向Vdd充电。当所述信号IN是静态逻辑低时，所述晶体管Ql是饱和的而且被导通，其是将所述节点OUTB充电至Vdd2。所述晶体管Q3将会被关断，并且所述晶体管Q4将会是饱和的而且被导通。所述节点OUT将会被放电至所述参考电压。
[0060]当在IN上的信号从逻