专利名称：数据传送装置的制作方法
技术领域：
本发明涉及高速串行通信装置，具体涉及一种在不同时钟信号域(clock domain)的块之间与一个时钟信号同步进行数据传送的数据传送装置。
背景技术：
图20是表示传统的数据传送装置框图，图中A为高速动作块，B为低速动作块，C为时钟信号生成块。
接着说明其动作。
在高速串行数据传送装置中，与传送速度或比它快的时钟信号同步，进行协议处理和信号处理，这从每个周期的门的级数考虑，随着门的级数增大，从电路实际安装方面考虑，非常困难。
因此，如图20所示，在传统的高速串行通信装置中，一般都在高速动作块A中，把以传送速率相同或更高的高速时钟信号CLK-A接收的串行数据变换为并行数据，在低速动作块B中，以比传送速率低的时钟信号CLK-B进行协议处理。
另外，在发送方面，也是在低速动作块B中，大体上以并行数据为单位进行协议处理，在高速动作块A中，只进行变换为串行数据后的最低限度处理后进行发送。
传统的数据传送装置，由于具有上述结构，故有以下两个问题。
各个块具有频率不同的时钟信号。也就是说，块之间的传送是不同步的。因此，有必要对块间的传送采取亚稳对策。采取亚稳对策造成触发器(寄存器)数量增加，从而产生功耗和门的规格增大，内部延迟增大等问题。
此外，低速动作块B的时钟信号CLK-B和高速动作块A的时钟信号CLK-A的关系为(CLK-A的频率)＝(CLK-B的频率)*(并行数据的位长)时，使时钟信号CLK-B和时钟信号CLK-A的时钟歪斜一致，使时钟信号CLK-B与时钟信号CLK-A同步，借此可以不采取亚稳对策，进行传送(同步传送)。例如，可以举出时钟信号CLK-A的频率为480MHz，时钟信号CLK-B的频率为60MHz，并行数据的位长为8位的情况。
但是，采用该方法，根据每种配置，必须使时钟信号CLK-A和时钟信号CLK-B的时钟歪斜一致，造成开发时间延长的问题。
再者，串行通信数据为NRZI，RX，AMI等编码和自同步的情况下，为了使串行通信数据自同步，就要进行位填充处理(文献1Universal Serial Bus Specification Revision 2.0的157-158页)。
在通过位填充处理实现自同步的通信装置中，对于串行通信数据，接收时必须去掉所填充的位，发送时必须插入填充位。仅仅采取上述亚稳对策，或者单纯实施使时钟信号间的歪斜一致的方法，是无法进行块间同步传送的。
在采用位填充处理实现自同步的串行通信装置中，以前采取了以下两个方法。
(1)用信号交换(handshake)来控制块间的并行数据交接。
(2)对填充位进行计数，若填充位计数达到并行数据的位长，则在接收时对并行数据的RxValid信号求反。此时并行数据成为Invalid(无效)数据(文献2USB 2.0 Transceiver Macrocell Interface(UTMI)Specification Ver 1.05 Page 23 5.6 Bit UnstuffLogic&Fugure 5)。
发送时，对于协议处理部分，对停止发送数据的发送的TxReady信号求反。(文献3USB 2.0 Transceiver Macrocell Interface(UTMI)Specification Ver 1.05 Page 29 5.11 BitstuffLogic&Fugure 11)。
但是，采用这些传统的方法，必须有对填充位或有效数据的个数进行计数的计数器以及产生数据控制信号的逻辑电路，在工作频率高的电路中，由于无法增加触发器(或寄存器)间的逻辑电路的级数，实际安装这些逻辑电路有困难。另外，即使能够实际安装，也有功耗和门的规模增大的问题。
发明内容
本发明旨在解决上述问题，主要目的是提供在不同时钟信号域的块之间进行同步传送的数据传送装置，该装置不采用亚稳对策和使时钟信号间歪斜一致的方式。
另外，本发明的次要目的是在进行位填充处理的串行通信中，避免在接收时或发送时，由于作为溢出和下溢对策而使门数增加、门级数增加，防止由于门数增加而使功耗增大，同时提供一种在不同时钟信号域的块之间对数据进行同步传送的数据传送装置。
按照本发明，提供一种数据传送装置，其中设有高速动作块和低速动作块。高速动作块，在接收时与对应于高传送速率的频率的第一时钟信号同步地接收输入串行数据，把输入串行数据变换为并行数据；发送时与第一时钟信号同步地发送输出串行数据。低速动作块，与频率比第一时钟信号频率低的第二时钟信号同步地接收从高速动作块传送来的接收并行数据；与第二时钟信号同步地向高速动作块1传送并行数据。所述高速动作块中设有计数信号生成部分，时钟信号生成部分，以及数据变换部分。计数信号生成部分，在与预定的时钟周期对应的计数范围内，对第一时钟信号的脉冲数进行循环计数，生成表示当前所得的各个计数值的多个计数信号，以包含表示第一计数值的第一计数信号和表示第二计数值的第二计数信号。时钟信号生成部分，与第一时钟信号同步地用在计数信号生成部分中得到的第一计数信号形成脉冲的第一边沿，与第一时钟信号同步地用在计数信号生成部分中得到的第二计数信号形成脉冲的第二边沿，从而生成第二时钟信号，并把第二时钟信号发送给低速动作块。数据变换部分，接收时，与第一时钟信号同步地接收输入串行数据，与第一时钟信号同步地把输入串行数据变换为接收并行数据，根据在计数信号生成部分得到的计数信号之一来驱动接收并行数据，以便与第二时钟信号同步地在低速动作块对接收并行数据进行取样；发送时，根据在计数信号生成部分得到的计数信号之一，对在低速动作块与第二时钟信号同步地驱动的发送并行数据进行取样，与第一时钟信号同步地把发送并行数据变换为输出串行数据，与第一时钟信号同步地发送输入串行数据。
按照本发明，提供一种数据传送装置，它在从第一计数信号的第一计数值的计数起经过相当于预定时钟周期一半的时间后，对在计数生成部分生成的第二计数信号的第二计数值进行计数。
按照本发明，提供一种数据传送装置，其中与接收时由数据变换部分进行的接收并行数据的驱动有关的计数信号，和与发送时由数据变换部分进行的发送并行数据的取样有关的计数信号相同。
按照本发明，提供一种数据传送装置，其中与接收并行数据的驱动及与发送并行数据的取样有关的计数信号，和计数信号生成部分生成的第二计数信号相同。
按照本发明，提供一种数据传送装置，其中与接收并行数据的驱动及与发送并行数据的取样有关的计数信号，和计数信号生成部分生成的第二计数信号不同。
按照本发明，提供一种数据传送装置，其中与接收时由数据变换部分进行的接收并行数据的驱动有关的计数信号，和计数信号生成部分生成的第二计数信号相同；与发送时由数据变换部分进行的发送并行数据的取样有关的计数信号，和第二计数信号不同。
按照本发明，提供一种数据传送装置，其时钟信号生成部分中设有根据通过软件或在外部端子上设定的选择信号，从计数信号生成部分生成的多个计数信号中选择一对计数值的一对计数信号的选择器；以及把选择器所选择的一对计数信号作为第一计数信号和第二计数信号接收，从这一对计数信号中生成第二时钟信号的时钟信号生成电路。
按照本发明，提供一种数据传送装置，其中选择器所选择的两个计数信号的两个计数值，有存在于预定时钟周期中的第一时钟信号的脉冲数的一半相互不同。
按照本发明，提供一种数据传送装置，其中还设有装入使能信号生成部分，接收时与第一时钟信号同步地由计数信号生成部分中得到的计数信号之一生成装入使能信号，发送时与第一时钟信号同步地由计数信号生成部分中得到的计数信号之一生成装入使能信号；这里数据变换部分在接收时根据装入使能信号驱动接收并行数据，发送时根据装入使能信号对发送并行数据进行取样。
按照本发明，提供一种数据传送装置，其中所述装入使能信号生成部分还具有选择器，它根据通过软件或在外部端子上设定的选择信号，从计数信号生成部分所生成的多个计数信号中，选择与装入使能信号的生成有关的计数信号。
按照本发明，提供一种数据传送装置，其中数据变换部分对接收并行数据的驱动定时，和第二时钟信号各脉冲的第二边沿的定时一致；接收并行数据与第二时钟信号各脉冲的第一边沿定时同步地由低速动作块取样；发送并行数据与第二时钟信号各脉冲的第一边沿的定时同步地由低速动作块驱动；数据变换部分对由低速动作块驱动的发送并行数据的取样定时，和第二时钟信号各脉冲的第二边沿的定时一致。
按照本发明，提供一种数据传送装置，其数据保持部分，保持从低速动作块传送的发送并行数据；其数据变换部分包括移位寄存器，响应第一电平的移位使能信号来接收保持在保持寄存器中的发送并行数据，响应第二电平移位使能信号来把发送并行数据变换为输出串行数据，与第一时钟信号同步地发送输入串行数据。
按照本发明，提供一种数据传送装置，其中设有高速动作块和低速动作块。高速动作块，接收时与对应于高传送速度的频率的第一时钟信号同步地接收输入串行数据，把输入串行数据变换为接收并行数据；发送时与第一时钟信号同步地发送输出串行数据。低速动作块，与低于第一时钟信号频率的第二时钟信号同步地接收从高速动作块传送来的接收并行数据，与第二时钟信号同步地向高速动作块1传送发送并行数据。所述高速动作块中设有填充位控制信号生成部分，计数信号生成部分，时钟信号生成部分，以及数据变换部。填充位控制信号生成部分，在所述检测出连续地设定为固定值的输入串行数据的预定个数的位数据后的填充位时与第一时钟信号同步，之后在接收时生成表示填充位检出的填充位控制信号；在检测出连续地设定为固定值的输出串行数据预定个数的位数据时与第一时钟信号同步，之后在发送时生成表示填充位插入的填充位控制信号。计数信号生成部分，在与预定的时钟周期对应的计数范围内，对第一时钟信号的脉冲数进行循环计数，按照接收时与发送时由填充位控制信号生成部分生成的填充位控制信号，在对应于填充位的期间中止计数，并保持最新得到的计数值；并且生成表示当前所得的各个计数值的多个计数信号，以包含表示第一计数值的第一计数信号和表示第二计数值的第二计数信号。时钟信号生成部分，与第一时钟信号同步地用计数信号生成部分中得到的第一计数信号形成脉冲的第一边沿，用计数信号生成部分中得到的第二计数信号形成脉冲的第二边沿，从而生成第二时钟信号，把第二时钟信号发送给低速动作块。数据变换部分，接收时与第一时钟信号同步地接收输入串行数据，根据接收时由填充位控制信号生成部分生成的填充位控制信号，将从填充位的输入串行数据去掉的数据和紧接在填充位之前的位置上的位数据保持，与第一时钟信号同步地把输入串行数据变换为接收并行数据；与第二时钟信号同步地根据计数信号生成部分中得到的计数信号之一驱动接收并行数据，以在低速动作块上对接收并行数据进行取样；发送时发送时在低速动作块上根据计数信号生成部分中得到的计数信号之一，对与第二时钟信号同步地驱动的发送并行数据进行取样；与第一时钟信号同步地把发送并行数据变换为输出串行数据，根据发送时由填充位控制信号生成部分生成的填充位控制信号，在连续地设定为固定值的输出串行数据预定个数的位数据之后插入填充位，与第一时钟信号同步地发送输出串行数据。
按照本发明，提供一种数据传送装置，填充位控制信号生成部分在接收时检测不到填充位，或者在发送时没有检测出连续地设定为固定值的输入串行数据的预定个数的位数据的场合，把时钟信号生成部分生成的第二时钟信号的周期设定为预定的时钟周期；填充位控制信号生成部分在接收时检测出填充位，或者发送时检测出连续地设定为固定值的输入串行数据预定个数的位数据的场合，把时钟信号生成部分生成的第二时钟信号的周期设定为预定的时钟周期与第一时钟信号一个周期之和。
按照本发明，提供一种数据传送装置，其中设有数据保持部分，保持从低速动作块传送来的发送并行数据；其数据变换部分包括响应第一电平的移位使能信号而接收在保持寄存器中保持的发送并行数据，并响应第二电平移位使能信号而把发送并行数据变换为输出串行数据的移位寄存器；以及根据填充位控制信号把填充位插入输出串行数据的填充位插入装置。
图1是表示本发明实施例1的数据传送装置的框图；图2是表示数据传送装置各种信号的说明图；图3是表示取样电路的电路详图；图4是表示时钟信号生成框的电路详图；图5是表示接收串行数据时动作的时序图；图6是表示发送串行数据时动作的时序图；图7是表示本发明实施例2的数据传送装置的框图；图8是表示取样电路的电路详图；图9是表示发送串行数据时动作的时序图；
图10是表示本发明实施例3的数据传送装置的框图；图11是表示取样电路的电路详图；图12是表示发送串行数据时动作的时序图；图13是表示本发明实施例4的数据传送装置的框图；图14是表示接收串行数据时动作的时序图；图15是表示发送串行数据时动作的时序图；图16是表示本发明实施例5的数据传送装置的框图；图17是表示时钟信号生成框的电路详图；图18是表示接收串行数据时动作的时序图；图19是表示发送串行数据时动作的时序图；图20是表示传统的数据传送装置的框图。
符号说明1高速动作块；2低速动作块；11、21保持寄存器(串/并行变换部分)；12移位寄存器(并/串行变换部分)；13填充位检测块(第二控制信号生成部分)；14填充位插入块；15、22、31取样电路(第一控制信号生成部分)；16计数器(时钟信号生成部分)；17、51时钟信号生成块(时钟信号生成部分)；151、161、163“与”门；152、162、164、167触发器；165“异或非”门；166、421、510、511、711选择器；311 CLK_A；312 CLK_B；321RxData[7:0]；322 TxData[7:0]；323 SDIN；324 SDOUT；325SEL_RX_TX；326 SEL_CNT[2:0]；327 SEL_PE[2:0]；328SEL_NE[2:0]；331 ld_en；332 hold；333 cnt；334 shift_regs
335 shift_regs[7:0]；336 sft_en；352 cnt[2]；353 cnt[3]；356cnt[6]；357 cnt[7]；360 clk_neg_edge；361 clk_pos_edge。
具体实施例方式
以下参照附图，说明本发明的实施例。
实施例1
图1是表示本发明实施例1的数据传送装置的框图。在该实施例1中，按照USB(通用串行总线)串行总线规格进行串行传送。具体地说，(1)接收的输入串行数据连续6位为“高电平”时，接着的第7位插入“低电平”作为填充位。
(2)发送的输出串行数据连续6位以上为“高电平”时，必定每6位插入“低电平”作为填充位。
图1中，高速动作块1和低速动作块2之间的信号示出了时钟信号CLK-B(312)、接收数据RxData(321)和发送数据TxData(322)，但省略了RxValid，RxActive，TxReady等控制信号。就这些信号的驱动定时而言，接收数据RxData(321)与发送数据TxData(322)相同。
图2是表示数据传送装置各种信号的说明图；图3是表示取样电路的电路详图；图4是表示时钟信号生成块的电路详图；图5是表示接收串行数据时动作的时序图，表示接收FF，80，5A，7E作为接收数据的情况；图6是表示发送串行数据时动作的时序图，表示发送80，5A，FF，F0作为发送数据情况。
接着，就图1中各块的构成进行说明。
1为高速动作块，跟与等于或高于输入串行数据SDIN的传送速率对应的频率的时钟信号CLK-A(第一时钟信号)的脉冲同步，在高速动作块1上接收输入串行数据SDIN的位数据，或者从高速动作块1发送输出串行数据SDOUT的位数据。
2为低速动作块，在低速动作块2中，在与比时钟信号CLK-A频率低的频率的时钟信号CLK-B(第二时钟信号)的脉冲同步地对高速动作块1处理后的并行数据RxData进行协议处理。另外，低速动作块2是进行发送并行数据TxData的协议处理并向高速动作块1传递发送并行数据TxData的块。
12是移位寄存器(数据变换部分)，接收时接收输入串行数据SDIN(323)，变换为8位并行数据Sft-Regs[7:0]，发送时把8位的并行数据TxData变换为串行数据Sft-Regs
。接收时，不论装入使能信号Ld-En(331)的值如何，都对输入串行数据SDIN实施右移。另外，发送时，装入使能信号Ld-En(331)为“高电平”时，对来自低速动作块2的发送并行数据TxData(322)进行取样，装入使能信号Ld-En(331)为“低电平”时，对发送并行数据TxData(322)进行右移，以此把发送并行数据TxData变换为串行数据Sft-Regs
。此外，接收和发送时，在保持信号Hld(332)为“高电平”时，移位寄存器12都不进行移位动作，把并行数据Sft-Regs的一个位的数据或者发送并行数据TxData的一个位的数据原样不变地保持时钟信号CLK-A的一个周期。在实施例1中，移位寄存器12是发送和接收共用的，但也有采用分开方式的。
11是保持寄存器(数据保持部分)，装入使能信号Ld-En(331)为“高电平”时，在移位寄存器12中对变换为并行数据的数据Sft-Regs[7:0](335)进行驱动(图5的C2，C10和C19)，保持到在低速动作块2中被作为接收并行数据RxData(321)取样为止。
13为填充位检测块(填充位控制信号生成部分)，它检测填充位，输出保持信号Hld(填充位控制信号)。例如，在USB上接收和发送串行数据连续6位为“1”时，第7位必定插入“0”。本块若为USB电路，则仅在输入串行数据SDIN(323)或Sft-Regs
(334)连续6位为“1”时，保持信号Hld(332)才设定为“高电平”。其余时间为“低电平”。
16是计数器(计数信号生成部分)，它是与时钟信号CLK-A(311)同步地进行计数，生成表示计数值的计数信号Cnt
～Cnt[7]的计数器。计数范围取决于高速动作块1和低速动作块2的数据总线宽度。在本实施例1中，总线宽度为8位，所以从0到7向上计数，若计数到7，则下次变为0，再继续计数。此外，保持信号Hld(332)为“高电平”时，计数器保持当前值(图5的C17和图6的C21)。
17为时钟信号生成块(时钟信号生成部分)，是生成时钟信号CLK-B(312)的块。时钟信号CLK-B的上升沿(第一边沿)与时钟信号CLK-A同步地响应计数信号Cnt[3]形成，而其下降沿(第二边沿)与时钟信号CLK-A同步地响应计数信号Cnt[7]形成。图4详细表示时钟信号生成块。图中，161，163是与门，162，164，167是触发器，165是“异或非”门，166是选择器。接着说明该时钟信号生成块17的动作。仅在计数信号Cnt[7](357)为“高电平”(计数值为7)而且保持信号Hld(332)为“低电平”时，与门161的输出才变“高电平”，在时钟信号CLK-A(311)的上升沿处，作为触发器162输出的下降沿使能信号Clk-Neg-Edge(360)成为“高电平”(图5的C1，C9和C18以及图6的C5，C13和C22)。仅在计数信号Cnt[3](353)为“高电平”(计数值为3)且保持信号Hld(332)为“低电平”时，与门163的输出才变“高电平”，在时钟信号CLK-A(311)上升沿处，作为触发器164输出的上升沿使能信号Clk-Pos-Edge(361)成为“高电平”(图5的C5，C13和C22以及图6的C1，C9和C17)。时钟信号CLK-B(312)通过“异或非”门165、选择器166与触发器167，在上升沿使能信号Clk-Pos-Edge(361)为“高电平”时上升(图5的C6，C14和C23以及图6的C2，C10和C18)，在下降沿使能信号Clk-Neg-Edge(360)为“高电平”时下降(图5的C2，C10和C19以及图6的C6，C14和C23)。
15是取样电路(装入使能信号生成部分)，把移位寄存器12的输出信号Sft-Regs[7:0](335)设置到保持寄存器11，并生成作为把低速动作块2发出的发送数据TxData[7:0](322)取样到移位寄存器12的定时信号的装入使能信号Ld-En(331)。图3详细地表示取样电路。图中，151是与门，152是触发器。接着说明该取样电路15的动作。装入使能信号Ld-En(331)仅在计数信号Cnt[7](357)为“高电平”(计数值为“7”)且保持信号Hld(332)为“低电平”时才成为“高电平”(图5的C1，C9和C18以及图6的C5，C13和C22)。
14是填充位插入块(数据变换部分)，是发送时插入填充位的块。动作是在保持信号Hld(332)为“高电平”时将串行数据Sft-Regs
(334)强制地设为“低电平”，作为输出串行数据SDOUT(324)输出(图6的C21)。
接着说明动作。
计数信号Cnt
～Cnt[7]在计数器16中与时钟信号CLK-A同步地生成，时钟信号CLK-B通过在时钟信号生成块17中由Cnt[3]形成脉冲的上升沿，并由Cnt[7]形成脉冲的下降沿而生成。所以，时钟信号CLK-B(312)的周期变为“8个CLK-A”的时间。
另外，“高电平”的装入使能信号Ld-En由Cnt[7]在取样电路中生成。
接收时，“高电平”的保持信号Hld在移位寄存器12中未被接收到时，与时钟信号CLK-A同步地相对于输入信号SDIN右移，进行串-并行变换，得到并行数据Sft-Regs[7:0]，保持在保持寄存器11中。
此外，发送时移位寄存器12中，对从低速动作块2传送的发送并行数据TxData进行并-串行变换，得到串行数据Sft-Regs
，经由填充位插入块14作为输出串行数据SDOUT向总线324输出。
(1)进行填充位检测或插入时，时钟信号CLK-B(312)的周期延伸一段填充位的检测或插入的时间。
如图5所示，接收时在从C10到C15期间，串行数据的输入信号SDIN(323)连续6位为“高电平”，所以填充位检测块13将保持信号Hld(332)设于“高电平”(图5的C16)。
此时，除了高速动作块1的保持寄存器11及填充位插入块14以外，块的输出信号变为保持状态(图5的C17)。
由于计数器16的保持状态，对于通常的“8个CLK-A”的周期，时钟信号CLK-B(312)周期，延长一段相当于和时钟信号CLK-A的1个周期相当的填充位检测时间的期间，变为“9个CLK-A”期间(图5中的C16)。
另外，移位寄存器12的右移被中断，得到从输入串行数据SDIN去掉了填充位后的并行数据Sft-Regs[7:0]，同时保持位于紧接在填充位之前的填充位(本实施例中的填充位FC)，再次编入并行数据Sft-Regs[7:0]。结果，时钟信号CLK-B(312)延长了一个周期的时钟信号CLK-A，因此，在低速动作块2中对两次编入位数据FC的接收并行数据RxData与时钟信号CLK-B(312)同步地取样时，接收并行数据RxData中不发生相对于时钟信号CLK-B的位偏移。因此，即使填充位插入输入信号SDIN，低速动作块2也能与时钟信号CLK-B(312)同步地对接收并行数据RxData进行取样。
同样，如图6所示，发送时，作为发送数据的串行数据Sft-Regs
(334)从C14起连续6位以上为“高电平”。
此时，填充位检出块13在串行数据Sft-Regs
(334)连续6位为“高电平”的时刻，使保持信号Hld(332)为“高电平”，接收时同样地，高速动作块1的除了保持寄存器11、填充位检出块13以及填充位插入块14外的块输出信号，为了在填充位插入块14上插入填充位的“低电平”，成为保持状态(图6的C21)。
由于这个保持状态，时钟信号CLK-B(312)的周期，相对于通常为“8个CLK-A”的期间，延伸一段与相当于一个时钟信号CLK-A周期的填充位的插入相当的期间。
结果，发送并行数据TxData(322)，由于在时钟信号CLK-B(312)上升沿处被驱动，因插入填充位使得发送并行数据TxData的下溢不会发生。
(2)从高速动作块1传送给低速动作块2的数据RxData(321)，在高速动作块1中，在时钟信号CLK-B(312)的下降沿(第二边沿)处被驱动，在低速动作块2上，在时钟信号CLK-B(312)的上升沿(第一边沿)处被取样。
以图5接收动作时的时序图为例进行说明。在图5中，作为数据发送方的高速动作块1，在时钟信号CLK-B(312)的下降沿处驱动接收并行数据RxData(321)(C2，C10和C18)，在作为接收方的低速动作块2上，在时钟信号CLK-B(312)的上升沿处对RxData(321)进行取样。此时，在接收并行数据RxData从高速动作块1向低速动作块2的数据传送中，从驱动到取样的建立时间以及从取样到驱动之间的保持时间，都可以分别确保“4个CLK-A”的时间。因此，只要接收并行数据RxData的取样延迟没有超过“4个CLK-A”的时间，便可以稳定地进行接收并行数据RxData的数据传送。另外，由于接收并行数据RxData与时钟信号CLK-B同步地被传送，所以没有必要使时钟信号CLK-A(311)与时钟信号CLK-B(312)的歪斜一致。因此，不进行非同步传送处理也行，可以作为动作块1，2之间的接收并行数据RxData的同步传送进行电路设计。
(3)发送数据，在时钟信号CLK-B(312)的上升沿处，由低速动作块2进行驱动，在时钟信号CLK-B(312)的下降沿处，由高速动作块1进行取样。
以图6的发送动作时序图为例进行说明。在图6中，作为数据发送方的低速动作块2，在时钟信号CLK-B(312)的上升沿处驱动发送并行数据TxData(322)(图6的C2，C10和C18)，作为接收方的高速动作块1，在时钟信号CLK-B(312)的下降沿处对发送并行数据TxData(322)进行取样(图6的C6，C14和C23)。此时，在发送数据TxData从低速动作块2向高速动作块1的数据传送中，从驱动到取样的建立时间以及从取样到驱动的保持时间，可以分别确保“4个CLK-A”的时间。因此，发送并行数据TxData(322)的数据传送可以稳定地进行，只要发送并行数据TxData的驱动延迟没有超过“4个CLK-A”时间，发送并行数据TxData的数据传送便可以稳定地进行。另外，由于发送并行数据TxData是与时钟信号CLK-B同步地传送的，所以没有必要使时钟信号CLK-A(311)与时钟信号CLK-B(312)歪斜一致。这里，可以不进行非同步传送，可作为动作块1和2之间的发送并行数据TxData的同步传送来进行电路设计。
如上所述，按照本实施例1，可得到下列效果。
(1)高速动作块1和低速动作块2之间的数据传送，对于数据取样的定时，至少可以确保“4个CLK-A”的时间，因而不必采取非同步策略和歪斜一致。
(2)检出或插入填充位时，通过使时钟信号CLK-B(312)的周期延长一段一个时钟信号CLK-A周期的时间，使接收数据或发送数据在高速动作块1和低速动作块2之间得以可靠与时钟信号CLK-B同步地传送。因此，可以避免作为接收并行数据RxData的溢出和发送数据TxData的下溢对策而使门数增加、门的级数增加，从而预先避免了因门数增加导致的功耗增加。
实施例2实施例1中，发送并行数据TxData(322)的取样定时和接收并行数据RxData的驱动定时相同。例如，在实施例1的装置中，发送并行数据TxData(322)的确定，从时钟信号CLK-B(312)上升沿起超过“4个CLK-A”的时间的情况下移位寄存器12上取样定时发生了偏移，恐怕无法满足在高速动作块1和低速动作块2之间的同步关系。作为解决这个问题的一个方案，有这样的方法将装入使能信号Ld-En(331)的使能定时从时钟信号CLK-B(312)上升沿开始在时间上向后错移比“4个CLK-A”短的时间，改变发送并行数据TxData(322)的取样点和接收并行数据RxData(321)的驱动时间。但是，尽管该方法解决了发送并行数据TxData(322)的取样点的课题，也有这样的情况在低速动作块2上，在时钟信号CLK-B(312)的上升沿处接收并行数据RxData(321)无法取样。
为了解决这个问题，在实施例2中，发送数据TxData(322)的取样点和接收并行数据RxData(321)的驱动定时分别以不同的定时进行。
图7是表示采用本发明实施例2的数据传送装置的框图。图7的框图与图1的框图不同，是一个不直接把发送并行数据TxData(322)读入移位寄存器12，而是在取入保持寄存器21之后再取入移位寄存器12的装置的示例。因此，增加了从保持寄存器21取入移位寄存器12的使能信号Sft-En(336)。
接着说明图7中与图1不同的结构。
21是保持寄存器(数据保持部分)，与图1的保持寄存器11不同，它不仅接收并保持来自移位寄存器12的接收数据Sft-Regs[7:0](335)，而且在发送时还对发送并行数据TxData(322)的值进行取样并保持。
发送并行数据TxData(322)，在装入使能信号Ld-En(331)使能(“高电平”)时被取样。
22是取样电路(装入使能控制信号生成部分)。图8表示取样电路的细节。图中，421为选择器，其他结构与图3相同。接着说明该取样电路22的动作。在该取样电路22中，与图1和图3所示的取样电路15不同，装入使能信号Ld-En(331)的使能定时在发送时和接收时是不同的。取样电路15中，计数信号Cnt[7](357)为“高电平”(计数值为7)且保持信号Hld(332)为“低电平”时，发送和接收时一样，装入使能信号Ld-En(331)都成为“高电平”。与此形成对比，取样电路22中，在接收时与取样电路15相同，计数信号Cnt[7](357)为“高电平”(计数值为7)且保持信号Hld(332)为“低电平”时，装入使能信号Ld-En(331)成为“高电平”，但是在发送时，计数信号Cnt[2](352)为“高电平”(计数值为“2”)且保持信号Hld(332)为“低电平”时，装入使能信号Ld-En(331)成为“高电平”。因此，如图8所示，在实施例1的取样电路15中增加了发送时和接收时切换计数信号的选择器421。
并且，在取样电路22上，增加了生成移位使能信号Sft-En(336)的功能。移位使能信号Sft-En(336)，在发送时计数信号[3](353)为“高电平”(计数值为“3”)时成为“低电平”，计数信号[3](353)为“低电平”(计数值不为“3”)时成为“高电平”。但是，保持信号Hld(332)为“高电平”时，保持刚过去的移位使能信号Sft-En值。
接着说明动作。
接收时，本实施例2的动作与实施例1的接收动作相同。
图9为表示串行数据发送时的动作的时序图，接着说明发送时的动作。
本实施例2发送时的动作与实施例1相同，作为发送方的低速动作块2，在时钟信号CLK-B(312)的上升沿处进行发送并行数据Tx-Data(322)的驱动(图9的C2，C10和C19)。另一方面，作为接收方的高速动作块1，由于装入使能信号Ld-En(331)在计数值“2”时变为“高电平”(图9的C8，C16)，从时钟信号CLK-B(312)上升沿起在“7个CLK-A”的期间后，发送并行数据TxData被取样存入保持寄存器(图9的C1，C9和C17)。
另外，响应取样电路22上的计数信号[2]的“高电平”，移位使能信号Sft-En被设为“低电平”。被取样存入保持寄存器21的发送并行数据TxData，响应“低电平”的移位使能信号Sff-En，被送入移位寄存器12。此后，在取样电路22上，移位使能信号Sft-En变为“高电平”后，在移位寄存器12上响应“高电平”的移位使能信号Sft-En，对发送并行数据TxData进行右移，由发送并行数据TxData生成串行数据Sft-Regs
，和实施例1相同地，作为输出串行数据送往总线324。
如上所述，按照实施例2可以得到如下效果。
在发送时和接收时改变装入使能信号Ld-En(331)的使能定时，从而可以把在高速动作块1中来自低速动作块2的发送数据的取样定时和向低速动作块2发送的接收数据的驱动定时分别设于最佳值。
再有，在本实施例2中，虽然在发送时和接收时都实现装入使能信号Ld-En(331)的使能信号，但是也有通过装置的结构使之分别独立持有发送和接收用装入使能信号的实现方法。
并且，在本实施例2中，也可以采用直接把图1所示的发送并行数据TxData(322)取入移位寄存器12的结构。
实施例3在实施例1和实施例2中，制成数据传送装置后，发送并行数据TxData(322)的取样点和接收并行数据RxData(321)的驱动定时，相对于时钟信号CLK-B是固定的。另一方面，本实施例3，根据通过软件或在外部端子的选择信号，随意改变发送并行数据TxData(322)的取样点和接收并行数据RxData(321)的驱动定时。
图10是表示本发明实施例3的数据传送装置的框图，与实施例2的图7形成对照，取样电路22被置换为取样电路(第一控制信号生成部分)31，新增加了发送信号取样点的选择信号SEL_CNT[2:0](326)作为外部输入。
图11是表示取样电路的电路详图，图中，711是选择器，其他结构与图8相同。图11表示了只对于发送并行数据TxData(322)将取样点设为可变的电路例。图11中，与图8所示的取样电路22相比，增加选择计数信号Cnt
～Cnt[7]之一的选择器711和作为该选择信号的SEL_CNT[2:0](326)。选择器711按照从选择发送时输出信号Ld-En(331)的使能定时的信号SEL_CNT[2:0](326)的值“0”至“7”之一，选择表示计数值“0”至“7”的计数值Cnt
～Cnt[7]之一。
接着说明动作。
图12是表示串行数据发送时的动作的时序图，是发送并行数据TxData(322)的取样设为计数值“1”，发送并行数据RxData的驱动定时设为计数值“1”时的时序图。为了根据表示计数值“1”的计数信号Cnt[1]决定发送并行数据TxData(322)的取样点或接收并行数据RxData的驱动定时，选择信号SEL_CNT[2:0](326)用软件或外部端子等设定为“1”。
发送时，由于图12中把选择信号SEL_CNT[2:0](326)设置为“1”，所以发送并行数据TxData(322)的取样点，是从时钟信号CLK-B(312)的上升沿起的“6个CLK-A”的期间之后。同样地，若选择信号SEL_CNT[2:0](326)设置为“2”，则变为实施例2的图9所示的定时，从时钟信号CLK-B(312)的上升沿起的“7个CLK-A”的期间之后，对发送并行数据TxData(322)进行取样。
如上所述，按照本实施例3可以得到以下效果。
可以周软件和外部端子设定发送并行数据TxData(322)的取样定时和接收并行数据RxData(321)的驱动定时，因此，即使在电路实际安装之后也可以改变取样定时和驱动定时。例如，对于LSI安装后延迟模型和实际延迟模型不同等造成高速动作块1和低速动作块2之间无法在时钟信号CLK-B(312)同步的情况下进行数据传送的问题，只要通过软件、外部端子等加以设定，即可补救。
对实施例1采用同样的取样电路的置换和信号的增加等手段，就能实现以取样点的变更为特征的实施例3。
实施例4在实施例2和实施例3中，通过改变装入使能信号Ld-En(331)相对于时钟信号CLK-B(312)的上升沿和下降沿的使能定时，调整发送并行数据TxData(322)的取样点和接收并行数据RxData(321)的驱动定时。就是说，由于时钟信号CLK-B(312)总在计数值“3”和“7”时形成上升沿和下降沿，通过改变装入使能信号Ld-En(331)的使能定时(选择适当的计数值)即可调整相对于时钟信号CLK-B的发送并行数据TxData(322)取样定时和接收并行数据RxData(321)的驱动定时。
另一方面，本实施例4中，通过将装入使能信号Ld-En(331)的使能定时跟实施例1一样按照计数信号Cnt[7]设定，并调整时钟信号CLK-B(312)的上升沿和下降沿的定时，来调整相对于时钟信号CLK-B的发送并行数据TxData(322)的取样定时和接收并行数据RxData(321)的驱动定时。
图13是表示本发明的实施例4的数据传送装置的框图，与实施例1的图1相比，作为时钟信号生成块17的输入的计数信号Cnt[7]和Cnt[3]，被换为Cnt[6]和Cnt[2]。
接着说明动作。
图14是表示串行数据接收时的动作的时序图，图15是表示串行数据发送时的动作的时序图。
实施例1中响应计数值“3”和“7”形成时钟信号CLK-B(312)的上升沿和下降沿，而在实施例4中，是响应计数值“2”和“6”来形成上升沿和下降沿。再有，装入使能信号Ld-En(331)和实施例1相同，响应计数值“7”而成为使能状态。就是说，本实施例4相对于实施例1，时钟信号CLK-B(312)提早一个周期(CLK-A周期)输出。
在本实施例4中，与实施例1的图5和图6相比，时钟信号CLK-B(312)的上升沿和下降沿提前一个周期(时钟信号CLK-A)(311)的周期)。结果，接收并行数据RxData(321)的取样点，是在RxData(321)变化(图14的C2，C10和C19)起的3个周期之后(换算为时钟信号CLK-A(311))(图14的C5，C13和C22)。另一方面，由于在时钟信号CLK-B(312)的上升沿进行(图15的C1，C9和C17)发送并行数据TxData(322)的驱动定时，到取样点为止是5个周期(时钟信号CLK-A(311)的周期)后(图14的C6，C14和C23)。再有，图15中C23处的取样，是在从时钟信号CLK-B(312)上升沿(C17)后6个周期(时钟信号CLK-A(311)的周期)。这是因为，在C21进行填充位处理而存在如此长的(1周期)保持状态。
如上所述，按照本实施例4，可以得到以下效果。
从时钟信号CLK-B(312)的上升沿到发送数据确定为止没有余裕度或来不及，但是在接收数据的取样定时上有余裕度时，通过改变时钟信号CLK-B(312)上升沿和下降沿的定时，即可实际安装。
并且，在本实施例4中，通过在实施例2所示的发送时和接收时分别使装入使能定时被独立持有，即可以精细地设定接收数据和发送数据的取样定时和驱动定时。
实施例5在实施例1和实施例4中，时钟信号CLK-B(312)的上升沿和下降沿不同，电路实际安装之后，它们的定时无法改变。本实施例5在电路实际安装之后，仍旧可以通过软件或根据来自外部端子的选择信号控制上升沿和下降沿的定时，来改变时钟信号CLK-B(312)的上升沿和下降沿的定时。
图16是表示按照本发明实施例5的数据传送装置的框图，与实施例4的图13相比，时钟信号生成块17由时钟信号生成块(时钟信号生成部分)51置换，增加作为外部输入时钟信号CLK-B(312)的上升沿定时的选择信号SEL_PE[2:0](327)和下降沿定时的选择信号SEL_NE[2:0](328)。另外，选择信号SEL_PE[2:0](327)和选择信号SEL_NE[2:0](328)通过软件用可读/写寄存器设定。
图17是表示时钟信号生成块的电路详图，图中512，511是选择器。其他结构与图4相同。图17中，跟图4的时钟信号生成块17相比，增加了7至1的选择器510，511，作为选择器510的选择信号SEL_NE[2:0](328)和选择器511的选择信号SEL_PE[2:0](327)。
选择器510根据下降沿定时选择信号SEL_NE[2:0](328)的值，选择计数值Cnt
到Cnt[7]信号之一。经选择的选择器510的输出由与门161和触发器162形成时钟信号CLK-B(312)的下降沿使能信号Clk-Neg-Edge(360)。
同样地，选择器511根据上升沿定时选择信号SEL_PE[2:0](327)的值，选择计数值Cnt
到Cnt[7]信号之一。经选择的选择器511的输出由与门163和触发器164形成时钟信号CLK-B(312)的上升沿使能信号Clk-Pos-Edge(361)。
接着说明动作。
图18是表示串行数据接收时的动作的时序图。图19是表示串行数据发送时的动作的时序图。图18和图19的时序图是上升沿选择信号SEL_PE[2:0](327)设定为“0”和下降沿选择信号SEL_NE[2:0]设定为“4”时的示例。在这种情况下，接收并行数据RxData(321)的取样点是在从RxData(321)被驱动时起(图18的C2，C10和C19)一个周期之后(时钟信号CLK-A(311)的周期)(图18的C3，C11和C20)。
另一方面，由于在时钟信号CLK-B(312)的上升沿处进行发送并行数据TxData(322)的驱动定时(图19的C1，C9和C17)，TxData的取样点在数据被驱动之后的7个周期(时钟信号CLK-A(311)的周期)之后(图19的C8，C16和C25)。再有，图19的C25处的取样是时钟信号CLK-B(312)上升沿(C17)之后的8个周期(时钟信号CLK-A(311)的周期)。这是因为，在C23处进行填充数据处理，有如此长的(1个周期)的保持状态。
上升沿定时选择信号SEL_PE[2:0]9327)设定为“0”时的场合，接收并行数据RxData(321)的取样点是在RxData建立之后的1个周期。这对于有些型号的产品而言，很难说有充分的余裕度。出现这种情况时，通过组合本实施例5和实施例2或实施例3，可使接收并行数据RxData(321)的取样定时保持余裕度。
此外，上升沿定时选择信号SEL_PE[2:0](327)设定为“2”时的动作和下降沿定时选择信号SEL_NE[2:0](328)设定为“6”时的动作与实施例4的相同。
如上所述，按照实施例5，可以得到以下效果。
由于定时选择信号SEL_PE[2:0](327)和定时选择信号SEL_NE[2:0](328)可以通过软件和在外部端子等上设定，所以电路实际安装之后也有可能改变时钟信号CLK-B(312)的上升沿和下降沿的定时。
例如，把高速动作块1作为硬宏元(布线固定)，而把低速动作块2作为软宏元来开发，把它们用到多品种的场合，对象品种的工艺、技术等因素会导致低速动作块2的延迟不同。因此，高速动作块1和低速动作块2之间的接口需根据每个品种重新估计定时。此时，为了满足高速动作块1和低速动作块2之间的接口的定时延迟，而需对硬宏元化的高速动作块1进行重新规定时，用实施例1，2和4的方法，很费时间且人工费大。但在采用本实施例5的场合，只须把时钟信号CLK-B(312)的上升沿定时选择信号SEL_PE[2:0](327)和下降沿定时选择信号SEL_NE[2:0](328)设为适当值即可，没有必要修改高速动作块1的硬宏元。
本发明的效果如上所述，按照本发明，设有高速动作块和低速动作块；高速动作块在接收时与对应于高传送速率的频率的第一时钟信号同步，接收输入串行数据，把输入串行数据变换为并行数据，在发送时与第一时钟信号同步，发送输出串行数据；低速动作块与其频率比第一时钟信号频率低的第二时钟信号同步，接收从高速动作块传送来的接收并行数据，与第二时钟信号同步地把发送并行数据传送到高速动作块1。所述高速动作块包括计数信号生成部分，时钟信号生成部分，以及数据转换部分。计数信号生成部分，在与预定的时钟周期对应的计数范围内，对第一时钟信号的脉冲进行循环计数，生成表示当前所得的各个计数值的多个计数信号，以包含表示第一计数值的第一计数信号和表示第二计数值的第二计数信号。时钟信号生成部分，根据与第一时钟信号同步地在所述计数信号生成部分得到的第一计数信号，形成脉冲的第一边沿，并根据与第一时钟信号同步地在计数信号生成部分得到的第二计数信号，形成脉冲的第二边沿，以此形成第二时钟信号，向低速动作块发送第二时钟信号。数据转换部分，接收时与第一时钟信号同步地接收输入串行数据，与第一时钟信号同步地把输入串行数据变换为接收并行数据，响应在计数信号生成部分得到的计数信号之一对接收并行数据进行驱动，以与第二时钟信号同步地在低速动作块对接收并行数据进行取样；发送时，响应在计数信号生成部分得到的计数信号之一，对在低速动作块中与第二时钟信号同步地被驱动的发送并行数据进行取样，与第一时钟信号同步地把发送并行数据变换为输出串行数据，与第一时钟信号同步地发送输入串行数据。因此，在高速动作块和低速动作块之间的数据传送中，可以确保从驱动开始到取样为止的建立时间和从取样开始到驱动为止的保持时间足够长，所以高速动作块和低速动作块之间的数据传送，可以与第二时钟信号同步地可靠进行。因此，可以收到不必采取亚稳对策和使时钟信号间的歪斜一致，即可在不同时钟信号域的块之间进行同步传送数据的效果。
按照本发明，在计数信号生成部分生成的第二计数信号的第二计数值，从第一计数信号的第一计数值的计数起，经过相当于预定的时钟周期一半的时间后再进行计数，因此，具有能在同一期间设定第二时钟信号的高电平和低电平的效果。
按照本发明，与接收时由数据变换部分生成的接收并行数据的驱动相关的计数信号，和与发送时由数据变换部分生成的发送并行数据取样有关的计数信号相同，因此，具有可以简单结构的效果。
按照本发明，与接收并行数据的驱动和发送并行数据的取样有关的计数信号，和由计数信号生成部分生成的第二计数信号相同，因此，具有接收并行数据的驱动和发送并行数据的取样与第二时钟信号的下降沿同步进行的效果。
按照本发明，与接收并行数据的驱动和发送并行数据的取样有关的计数信号，和由计数信号生成部分生成的第二计数信号不同，因此，具有可以分别把在高速动作块中的对来自低速动作块的发送数据的取样定时和给低速动作块的接收数据的驱动定时设定到最佳的效果。
按照本发明，与接收时由数据变换部分生成的接收并行数据的驱动有关的计数信号，和由计数信号生成部分生成的第二时钟信号相同，由于与发送时由数据变换部分生成的发送并行数据的取样有关的计数信号，和第二计数信号不同，因此，具有可以分别把在高速动作块进行的对来自低速动作块发送数据的取样定时和给低速动作块的接收数据驱动定时设置为最佳的效果。
按照本发明，时钟信号生成部分由选择器和时钟信号生成部分构成，选择器根据通过软件或在外部端子设定的选择信号，从计数信号生成部分生成的多个计数信号中选择一对计数值的一对计数信号；时钟信号生成部分把所述选择器选择的一对计数信号作为第一计数信号和第二计数信号接收，从这一对计数信号生成第二时钟信号，因此，具有即使在电路实际安装之后也能改变第二时钟信号上升沿和下降沿定时的效果。
按照本发明，选择器所选择的两个计数信号的两个计数值，彼此相差预定时钟周期中存在的第一时钟信号脉冲数的一半，因此，具有可以在同一期间设定第二时钟信号的高电平和低电平的效果。
按照本发明，还设有装入使能信号生成部分，接收时与第一时钟信号同步地根据计数信号生成部分得到的计数信号之一生成装入使能信号，发送时与第一时钟信号同步地根据计数信号生成部分得到的计数信号之一生成装入使能信号；这里，数据变换部分响应装入使能信号驱动接收并行数据，发送时响应装入使能信号对发送并行数据进行取样，因此，具有能可靠地进行数据变换部分中的驱动和取样的效果。
按照本发明，装入使能信号生成部分设有根据通过软件或在外部端子上设定的选择信号，从计数信号生成部分生成的多个计数信号中选择与装入使能信号的生成有关的计数信号的选择器，因此，具有即使在电路实际安装之后仍有可能改变取样定时和驱动定时的效果。
按照本发明，数据变换部分对接收并行数据的驱动定时和第二时钟信号各脉冲的第二边沿的定时一致；接收并行数据，与第二时钟信号各脉冲的第一边沿的定时同步地由低速动作块进行取样；发送并行数据，与第二时钟信号各脉冲的第一边沿的定时同步地由低速动作块驱动；数据变换部分对由低速动作块驱动的发送并行数据的取样定时，与第二时钟信号各脉冲的第二边沿的定时一致，因此，具有可以与第二时钟信号同步地传送数据的效果。
按照本发明，设有保持从低速动作块传送的发送并行数据的数据保持部分；数据变换部分包括移位寄存器，它响应第一电平的移位使能信号接收保持在保持寄存器的发送并行数据，响应第二电平的移位使能信号把发送并行数据变换为输出串行数据，并与第一时钟信号同步地发送输入串行数据，因此，具有能够可靠地保持发送并行数据并进行变换的效果。
按照本发明，设有高速动作块和低速动作块。高速动作块，接收时与其频率对应于高传送速率的第一时钟信号同步地接收输入串行数据，把输入串行数据变换为接收并行数据；发送时与第一时钟信号同步地发送输出串行数据。低速动作块，与其频率低于第一时钟信号频率的第二时钟信号同步地接收从高速动作块传送来的接收并行数据，与第二时钟信号同步地把发送并行数据传送给高速动作块1。所述高速动作块1中设有填充位控制信号生成部分，计数信号生成部分，以及数据变换部分。填充位控制信号生成部分，将连续地设定为固定值的输入串行数据的输入串行数据的预定个数的位数据后的填充位检出后，与第一时钟信号同步地在接收时生成表示填充位检出的填充位控制信号；将连续设定于固定值的输出串行数据的预定个数的位数据检出后，与第一时钟信号同步地在发送时生成表示填充位插入的填充位控制信号。计数信号生成部分，在预定的时钟周期对应的计数范围内，对第一时钟信号的脉冲进行循环地计数，按照发送时和接收时由填充位控制信号生成部分生成的填充位控制信号，仅在与填充位对应的时间停止计数，保持最新的计数值，生成表示当前得到的各计数值的计数信号，以包含表示第一计数值的第一计数信号和表示第二计数值的第二计数信号。时钟信号生成部分，与第一时钟信号同步地根据在计数信号生成部分得到的第一计数信号形成脉冲的第一边沿，根据在计数信号生成部分得到的第二计数信号形成脉冲的第二边沿，从而生成第二时钟信号，并把第二时钟信号发送给低速动作块。数据变换部分，接收时与第一时钟信号同步地接收输入串行数据，接收时按照由填充位控制信号生成部分生成的填充位控制信号从输入串行数据去掉填充位并保持紧接填充位之前的位置上的位数据，与第一时钟信号同步地把输入串行数据变换为接收并行数据，根据计数信号生成部分上所生成的计数信号之一驱动接收并行数据，以与第二时钟信号同步地对在低速动作块上接收并行数据进行取样；发送时与低速动作块上的第二时钟信号同步，根据计数信号生成部分上所得到的计数信号之一，对所驱动的发送并行数据进行取样，与第一时钟信号同步地把发送并行数据变换为输出串行数据；发送时根据由填充位控制信号生成部分生成的填充位控制信号，在连续地设定为固定值的输出串行数据的预定个数的位数据后插入填充位，与第一时钟信号同步地发送输出串行数据。在检测出或插入了填充位时，第二时钟周期延长填充位去掉或插入的那份时间，从而确保接收数据和发送数据之间的同步关系。因此，可避免由于采取溢出和下溢对策造成的门数增加和门级数增加。并且，能够具有可预先避免因门数增加造成的功耗增加的效果。
按照本发明，接收时填充位控制信号生成部分未检出填充位，或者在发送时未检出连续地设定为固定值的输入串行数据的预定个数的位数据时，把时钟信号生成部分所生成的第二时钟信号的周期设定为预定的时钟周期；接收时填充位控制信号生成部分检出填充位，或者发送时检出连续地设定为固定值的输入串行数据的预定个数的位数据时，把时钟信号生成部分生成的第二时钟信号的周期设定为预定的时钟周期和第一时钟信号的一个周期之和；因此，检出或插入了填充位时，通过将第二时钟信号周期延长一个第一时钟信号周期，具有确保接收数据和发送数据之间的同步关系的效果。
按照本发明，设有数据保持部分，保持从低速动作块传送的发送并行数据；数据变换部分包括移位寄存器和填充位插入装置，移位寄存器响应第一电平的移位使能信号，接收保持在保持寄存器中的发送并行数据，响应第二电平的移位使能信号，把发送并行数据变换为输出串行数据；填充位插入装置，根据填充位控制信号，把填充位插入输出串行数据；因此，具体能够可靠地保持与变换发送并行数据并把填充位插入输出串行数据的效果。
权利要求
1.一种数据传送装置，其特征在于装有高速动作块和低速动作块，所述高速动作块，在接收时与其频率对应于高传送速率的第一时钟信号同步地接收输入串行数据，把所述输入串行数据变换成接收并行数据，并在发送时与所述第一时钟信号同步地发送输出串行数据；所述低速动作块，与其频率比所述第一时钟信号频率低的第二时钟信号同步地接收从所述高速动作块传送来的所述接收并行数据，并与所述第二时钟信号同步地向所述高速动作块传送发送并行数据；所述高速动作块中设有计数信号生成部分、时钟信号生成部分和数据变换部分，所述计数信号生成部分，在与预定的时钟周期对应的计数范围内，对所述第一时钟信号的脉冲数进行循环计数，生成表示当前所得的各计数值的多个计数信号，以包含表示第一计数值的第一计数信号和表示第二计数值的第二计数信号；所述时钟信号生成部分，根据与所述第一时钟信号同步地在所述计数信号生成部分得到的第一计数信号来形成脉冲的第一边沿，根据与第一时钟信号同步地在所述计数信号生成部分得到的所述第二计数信号来形成脉冲的第二边沿，从而生成所述第二时钟信号，并把所述第二时钟信号发送给所述低速动作块；所述数据变换部分，接收时与所述第一时钟信号同步地接收所述输入串行数据，与所述第一时钟信号同步地把所述输入串行数据变换成所述接收并行数据，根据在所述计数信号生成部分得到的所述计数信号之一驱动所述接收并行数据，以与所述第二时钟信号同步地在所述低速动作块对所述接收并行数据进行取样；发送时根据所述计数信号生成部分所得到的所述计数信号之一，对与所述第二时钟信号同步地在所述低速动作块被驱动的所述发送并行数据进行取样，与所述第一时钟信号同步地把所述发送并行数据变换成所述输出串行数据，并与所述第一时钟信号同步地发送所述输出串行数据。
2.如权利要求1所述的数据传送装置，其特征在于在所述计数生成部分生成的所述第二计数信号的所述第二计数值，从所述第一计数信号的第一计数值的计数开始，经过相当于预定时钟周期一半的时间之后进行计数。
3.如权利要求1所述的数据传送装置，其特征在于与接收时由所述数据变换部分生成的所述接收并行数据的驱动有关的计数信号，和与发送时由所述数据变换部分生成的所述发送并行数据的取样有关的计数信号相同。
4.如权利要求3所述的数据传送装置，其特征在于与所述接收并行数据的驱动及所述发送并行数据的取样有关的计数信号，和所述计数信号生成部分生成的所述第二计数信号相同。
5.如权利要求3所述的数据传送装置，其特征在于与所述接收并行数据的驱动及所述发送并行数据的取样有关的计数信号，和所述计数信号生成部分生成的所述第二计数信号不同。
6.如权利要求1所述的数据传送装置，其特征在于与接收时由所述数据变换部分生成的所述接收并行数据的驱动有关的计数信号，和所述计数信号生成部分生成的所述第二计数信号相同；与发送时由所述数据变换部分生成的所述发送并行数据的取样有关的计数信号，和所述第二计数信号不同。
7.如权利要求1所述的数据传送装置，其特征在于所述时钟信号生成部分包括根据通过软件或在外部端子上设定的选择信号，从所述计数信号生成部分生成的多个计数信号中选择一对计数值的一对计数信号的选择器；以及把所述选择器选择的一对计数信号作为所述第一计数信号和所述第二计数信号接收，从该对计数信号生成所述第二时钟信号的时钟信号生成电路。
8.如权利要求7所述的数据传送装置，其特征在于所述选择器选择的两个计数信号的两个计数值，彼此相差存在于预定时钟周期内的所述第一时钟信号的脉冲数的一半。
9.如权利要求1所述的数据传送装置，其特征在于还设有装入使能信号生成部分，该部分接收时与所述第一时钟信号同步地根据所述计数信号生成部分中得到的所述计数信号之一生成装入使能信号，发送时与所述第一时钟信号同步地根据所述计数信号生成部分中得到的所述计数信号之一生成装入使能信号；这里，所述数据变换部分在接收时根据所述装入使能信号驱动所述接收并行数据，发送时根据所述装入使能信号对所述发送并行数据进行取样。
10.如权利要求9所述的数据传送装置，其特征在于所述装入使能信号生成部分设有选择器，该选择器根据通过软件或在外部端子上设定的选择信号，从所述计数信号生成部分生成的多个计数信号中，选择与所述装入使能信号的生成有关的计数信号。
11.如权利要求1所述的数据传送装置，其特征在于所述数据变换部分对所述接收并行数据的驱动定时，与所述第二时钟信号的各脉冲的所述第二边沿的定时一致；所述接收并行数据，由所述低速动作块与所述第二时钟信号的各脉冲的所述第一边沿的定时同步地取样，发送并行数据，由所述低速动作块与所述第二时钟信号各脉冲的第一边沿的定时同步地驱动；所述数据变换部分对由所述低速动作块驱动的所述发送并行数据的取样定时，与所述第二时钟信号的各脉冲的所述第二边沿的定时一致。
12.如权利要求1所述的数据传送装置，其特征在于设有保持从所述低速动作块传送来的所述发送并行数据的数据保持部分；所述数据变换部分包括移位寄存器，该移位寄存器响应第一电平的所述移位使能信号接收被保持在所述保持寄存器中的所述发送并行数据，响应第二电平的移位使能信号把所述发送并行数据变换成所述输出串行数据，并与所述第一时钟信号同步地发送所述输出串行数据。
13.一种数据传送装置，其特征在于装有高速动作块和低速动作块，所述高速动作块，在接收时与其频率对应于高传送速率的第一时钟信号同步地接收输入串行数据，把所述输入串行数据变换成接收并行数据，并在发送时与所述第一时钟信号同步地发送输出串行数据；所述低速动作块，与其频率比所述第一时钟信号频率低的第二时钟信号同步地接收从所述高速动作块传送来的所述接收并行数据，并与所述第二时钟信号同步地向所述高速动作块传送发送并行数据；所述高速动作块中设有填充位控制信号生成部分、计数信号生成部分、时钟信号生成部分和数据变换部分，所述填充位控制信号生成部分，在检出连续地设定为固定值的所述输入串行数据的预定个数的位数据之后的填充位时，与所述第一时钟信号同步地在接收时生成表示填充位检出的填充位控制信号；在检出连续地设定为固定值的所述输出串行数据的预定个数的位数据时，与所述第一时钟信号同步地在发送时生成表示填充位插入的填充位控制信号；所述计数信号生成部分，在与预定的时钟周期对应的计数范围内，对所述第一时钟信号的脉冲数进行循环计数，接收时和发送时按照由所述填充位控制信号生成部分生成的填充位控制信号，在与填充位对应的时间里停止计数来保持最新得到的计数值，生成表示当前得到的各计数值的多个计数信号，其中包括表示第一计数值的第一计数信号和表示第二计数值的第二计数信号；所述时钟信号生成部分，与所述第一时钟信号同步地用所述计数信号生成部分中得到的所述第一计数信号形成脉冲的第一边沿，用计数信号生成部分中得到的第二计数信号形成脉冲的第二边沿，从而生成所述第二时钟信号，并把所述第二时钟信号发送给所述低速动作块；所述数据变换部分，接收时与所述第一时钟信号同步地接收所述输入串行数据，根据接收时由所述填充位控制信号生成部分生成的所述填充位控制信号，从所述输入串行数据去掉填充位并保持紧接填充位前的位数据，与所述第一时钟信号同步地把所述输入串行数据变换成所述接收并行数据，与所述第二时钟信号同步地根据计数信号生成部分中得到的计数信号之一驱动接收并行数据，以在所述低速动作块上对所述接收并行数据进行取样；根据所述计数信号生成部分中得到的所述计数信号之一，对发送时在所述低速动作块上与所述第二时钟信号同步地被驱动的所述发送并行数据进行取样；与所述第一时钟信号同步地把所述发送并行数据变换成所述输出串行数据；根据发送时由所述填充位控制信号生成部分生成的所述填充位控制信号，在连续地设定为固定值的所述输出串行数据的预定个数的位数据之后插入填充位，并与所述第一时钟信号同步地发送所述输出串行数据。
14.如权利要求13所述的数据传送装置，其特征在于在接收时所述填充位控制信号生成部分未检出填充位，或者在发送时未检出连续地设定为固定值的所述输入串行数据的预定个数的位数据的场合，把所述时钟信号生成部分生成的所述第二时钟信号的周期设定为预定的时钟周期；所述填充位控制信号生成部分在接收时检出填充位，或者在发送时检出连续地设定为固定值的所述输入串行数据的预定个数的位数据的场合，把所述时钟信号生成部分生成的所述第二时钟信号的周期设定为预定的时钟周期和第一时钟信号的一个周期之和。
15.如权利要求13所述的数据传送装置，其特征在于设有保持从所述低速动作块传送来的所述发送并行数据的数据保持部分；所述数据变换部分包括响应第一电平的移位使能信号接收保持寄存器中保持的所述发送并行数据，并响应第二电平的所述移位使能信号把所述发送并行数据变换成所述输出串行数据的移位寄存器；以及根据所述填充位控制信号，把填充位插入所述输出串行数据的填充位插入装置。
全文摘要
一种在高速动作块和低速动作块之间进行接收或发送的数据传送时无需采取非同步对策和歪斜一致的数据传送装置。它设有在高速动作块1中根据装入使能信号ld_en进行串行数据/并行数据转换的移位寄存器12；根据时钟信号CLK－A的计数值生成具有时钟信号CLK－A整数倍周期的时钟信号CLK－B的时钟信号生成块17；以及根据时钟信号CLK－A的计数值，生成与时钟信号CLK－B具有同一周期的装入使能信号ld_en并供给移位寄存器12的取样电路15。
文档编号H04L7/00GK1474567SQ0310776
公开日2004年2月11日 申请日期2003年3月31日 优先权日2002年8月7日
发明者水本胜也, 城田博史, 奥田亮辅, 古田和昭, 史, 昭, 辅 申请人:三菱电机株式会社, 三菱电机系统Lsi设计株式会社