专利名称：传送参数至耙式接收器的方法及装置的制作方法
技术领域：
本发明系相关于一种传送操作参数至一耙式接收器(rakereceiver)中之耙指(rake finger)的方法以及装置。
背景技术：
在移动无线系统中的无线信号乃会遭遇多路径传播，也就是说，由于已传输无线信号在该传播路径中之各个阻碍上的反射、散射、以及衍射所造成出现之在该接收器中的数个版本已接收信号，而该已接收信号的版本则是会相关于彼此而及时地转换，并会遭遇不同的衰减，再者，一耙式接收器的操作原理乃是以具有最高能量、并接着会被叠加以正确时序之该已接收信号版本的分开评估作为基础，在此例子中的表现耙(expression rake)系比喻叙述一类似于此之接收器的结构，其中，该耙的叉系代表该等耙指，以及该耙的把手系代表在该输出侧上所产生之已叠加接收信号。
耙式接收器系为已知，并经常被使用在移动无线站台之中。
每一个耙指乃是在一组用以决定该耙指之功能的操作参数的帮助之下而进行操作，其中，该组操作参数系包括该耙指的延迟时间以及所需传播路径之“组数”，也就是说，其系选择了该已接收信号之该等版本的其中之一，在CDMA(分码多任务接达)的例子中，乃会添加更进一步的参数，以解扩展在每一耙指中，所接收之已扩展编码的已接收信号版本，另外，相关于扰码序列与待解扩展之扩展编码详细内容，以及相关于作为基础之该展开因子的详细内容，乃会以参数的形式而用信号发送至该耙指。
通常，该参数组系会被储存在该耙指进行接达的一参数存储器之中。
一般而言，在操作期间，实际出现的该等耙指并不会全部都进行分配，若是一具有不再需要之一参数组的主动耙指系倾向于被去活化，且系需要一具有一新参数组的耙指时，则根据先前的程序，具有该新参数组的该等空闲耙指乃会于一时槽、或帧开始时间的良好时机时进行活化，然后，具有不再为该具有新参数组之耙指所需要的一参数组之主动耙指的改变系接着会藉由自该“旧的”耙指之输出端切换至该“新的”耙指之输出端而加以举行。
此程序的一个缺点系在于，为了改变该等参数组，系总是必须要建立，至少暂时地，至少两个耙指，而这则是会造成增加的功率消耗，以及，更进一步地，总是要为一改变保持可利用之空闲(未被分配)耙指。
发明内容
本发明作为基础之目的系在于提供一种传送参数至一耙指的方法以及装置，其系允许一耙指可以有弹性地重新进行程序化，并系利用节省资源的方式。
本发明作为基础的该目的系藉由在独立权利要求中的特征而加以达成。
根据权利要求1，首先，该耙指乃会藉由耙指接达(rake fingeraccessing)被保持在一第一记忆区域中的一第一参数组而与该第一参数组一起操作，而若是有需要改变该参数组时，则一第二参数组乃会被加载一第二记忆区域之中，然后，一检查系会被实行，以决定一切换条件是否已被满足，而只要一发现此状况为真时，就立即将对该耙指的接达自该第一记忆区域切换至该第二记忆区域。
本发明系允许该耙指能够在不需要为了这个目的而激活一额外耙指的情形下，进行重新分配，同时，一个且相同之耙指的该等参数组乃会在操作期间进行切换，以取代切换各种耙指的输出端，因此，在该耙指的操作中可以不发生中断，因为使用两个记忆区域即表示，不具有用于更新在该第一记忆区域中之记忆内容的等待时间。
较佳地是，该切换条件之满足度的检查乃是在一固定时间帧中的时间间隔实行，而每一个该等时间间隔则是较佳地为4个码片时间期间，且在此例子中，会对应于藉由一展开因子4、或4的一整数倍数，而被用于解扩展在该等耙指中之数据的处理模式。
一个较具优势之方法变形的特征系在于，该第二参数组系会被加载该第一记忆区域之中，而此系会导致该第一记忆区域会再次地被供给以该等当前的参数，再者，较佳地是，该耙指对于该第二参数组的接达，以及该第二参数组进入该第一记忆区域之中的加载，系可以藉由在该第二记忆区域上所实行之一个且相同的读取操作而于相同时间举行。
为了准备该参数改变，首先，该第二参数组系必须要被加载该第二记忆区域之中，而在根据本发明之该方法中的一较具优势手段则是，在此例子中，一改变旗标系被设定于一管理存储器之中，且该管理存储器乃具有被输入会指示该耙指之该切换应该要举行之时间的时间讯号，在到达该切换时间时，在该等记忆接达之间(以及因此在该两个参数组之间)的该切换系可以藉由评估该时间信息而加以举行(假设已设定该改变旗标)。
根据本发明之用于将参数传送至一耙式接收器(rake receiver)中之一耙指的装置，其特征系在于，一第一记忆区域，以为该耙指之操作参数的一第一参数组所用，一第二记忆区域，以为该耙指之操作参数的一第二参数组所用，一控制装置，以检查一切换条件是否已被满足，以及一切换装置，以在该控制装置一发现该切换条件已经被满足时，立即将对该耙指的接达自该第一记忆区域切换至该第二记忆区域，在此，提供该先前的(第一)以及该新的(第二)参数组会于其中维持同时可为该耙指所利用的两个记忆区域，系使得可以在不需要打断正在考虑中之该耙指之解调变操作的情形下，进行该等参数组的切换。
较佳地是，该装置系具有一数据连结，而经由此数据连结，该耙指以及该第一记忆区域两者皆可以接达在该第二记忆区域中的数据，此系使得有可能在该切换程序之后，立即利用该等新的参数来更新该第一记忆区域(，也就是说，在该第一循环的范围之中)。
根据本发明之该装置之一更进一步具有优势的改进的特征系在于，该第二记忆区域乃是藉由数个个别的RAMs而加以形成，而数个存储器的提供则是会使得该待重新程序化之耙指可以在每一个系统循环中达成对该第二记忆区域的一读取接达，且同时，更进一步地，一DSP(数字信号处理器)系可以额外地写入此第二记忆区域，在此例子中，该第二记忆区域乃是利用单端口RAMs而加以设计。
本发明更进一步之具有优势的改进则是载明于附属权利要求之中。
本发明将利用示范性实施例并且以图式作为参考而在接下来进行更详尽的解释，其中图1其系显示一耙式接收器的一方块图；图2其系显示数个多码耙指的一示意图例，其每一个系包括平行配置之四个个别的解调变器；图3其系显示根据本发明之一种将参数传输至图2中所举例说明之该多码耙指的装置之一示范性实施例的架构；图4其系显示为了解释根据本发明之一种将参数传输至该耙指的方法之一示范性实施例的流程图；以及图5其系显示为了解释在图3中所举例说明之该装置之写入与读取接迭时序的一图表。
具体实施例方式
接下来的叙述系会考虑一CDMA系统，正如，举例而言，在UMTS(总体移动通信系统)移动无线标准中所使用的一样。当利用频带扩展技术时，所谓的展码即会自传输器末端被施加至待传输的符号之上，而使得可以在个别的信号之间进行分辨，就比喻而言，以一指纹的形式，其中，一展码系为一连续的码片，而其数量则是被称之为展开因子(spreading factor)sf，码片时间周期在CDMA系统中有详细载明，而在UMTS的例子中，则是为1/(3.84MHz)。
总共2560个码片会形成一时槽，15个时槽会加以结合，以形成一帧，因此，在UMTS中，帧、时槽、以及码片周期乃是以一固定的形式而加以载明。
除了用户特有数据的展码之外，意欲被用于接收器的数据(举例而言，系统相关数据)系亦会在该UMTS标准中进行带宽扩展(band-spread)，此外，在UMTS系统的例子中，该扩展数据系会被乘上一基地台特有的扰频序列(scrambling sequence)。
该等信号系会利用所谓的实体频道而自一基地台传输至一移动站台(下行链路)，以及自一移动站台传输至一基地台(上行链路)，而类似地，在一移动无线系统中的该等实体频道亦是藉由标准化而加以载明，其中，每一个实体频道系会藉由该展码的规则以及藉由一特殊的数据结构而进行辨别，因此，当一些实体频道仅是为了具有一固定之展开因子sf之信号的传输而加以提供的同时，在其它实体频道中进行传输的信号系可以具有一可变的展开因子。
该些经由该等各个实体频道而进行传输的信号系全部接会藉由该耙式接收器而进行解调变，通常，会有数个实体频道(监控频道、用户特有数据频道等)必须要同时进行解调变，而每一个待解调变的信号(，也就是说，对每一个当前正在使用的实体频道而言)则是必须要实行下列的步骤-评估该等个别传播路径的时间延迟τ；-消除该等延迟τ；-使该等路径分量与具有码片序列d*之该等正确的时序产生关联，其中，该等码片序列系为该展码以及扰频序列的复共轭乘积；-评估一复数权重(complex weight)c；-将该等分别之路径分量乘上其复数权重c；以及-结合该已同步化、已解扩展之路径分量，乘上该等分别之复数权重，以重新建构该已传输的信号。
图1系举例说明一耙式接收器的已知架构。
一已接收信号rn系以离散时间的形式而在一输入端1处被输入，该取样指数，也就是说，为离散形式的时间，系为n，且该已接收信号rn乃是藉由扫瞄以及数字化由一无线频率级(stage)(天线、输入端滤波器、混合级)(未举例说明)所产生的一模拟中间频率、或基频信号而以正常的方式加以产生，取样频率Ts-1系必须要满足相关于码片率Tc-1(3.84MHz)的状况。
为了简化解释，接下来的叙述乃是基于该耙式接收器正在接收仅来自一个基地站台之(一些)信号的假设，其中，指数j系表示各种信号，指数i系表示在该基地以及该耙式接收器之接收天线之间的各种传播路径，该已接收信号rn系不仅会被供给至总共p个相同设计的耙指RF1，RF2，...，RFp，也会被供给至一用于评估该等(多路径)延迟τi的单元2，并且，每一个耙指RF1，RF2，...，RFp乃会包括一配置在该输入侧上的延迟级3，一相关器4，一累加器5，以及一乘法器6，同时，该等个别之耙指RF1，RF2，...，RFp的输出端系会被供给至一组合器(combiner)7，且其输出侧系被连接至一DSP。
频道特性数据系于该用于评估该等延迟τi的单元2中加以决定(也就是说，经由该等各式传播路径i所传输的该等信号分量的能量位准系会加以决定)，该频道特性数据系会被用以决定用于具有最高能量之该等传播路径的该等延迟τ1，举例而言，该延迟τ1乃是为了经由该传播路径i＝1的一信号分量而加以决定，且系会被供给至该用于该第一耙指RF1的延迟级3，该延迟τ2乃是为了一第二传播路径i＝2而加以决定，且系会被供给至该用于该第二耙指RF2的延迟级3，以及该用于传播路径i＝1的延迟τ1系会被供给至该用于第p个耙指RFp的延迟级3。
该等头两个耙指RF1以及RF2系应该利用该展开因子sfj，也就是说，sf1，而解调变该相同的信号j＝1，一个以及相同的用户特有码片序列dj*(其系为用于该基地台之该展码以及该扰频序列的一乘积)，也就是说，d1*，系因此会为了解扩展的目的而被供给至用于该等耙指RF以及RF2的该等相关器4，再者，用于该耙指RFp的该相关器4则是会利用展开因子为sf2的该码片序列d2*而解扩展一不同的信号j＝2，其中，该右上标指数*系代表该复共轭。
该等经由相同路径i＝1而进行传输的信号乃会基于一码特有(code-specific)、并会利用在该等耙指RF1以及RF2中的不同展码，而在该等耙指RF1以及RF2中被分开。
该等可以不同的展开因子sf1以及sf2系会用信号而被发送至在该等耙指RF1，RF2，RFp之中的该等相关的累加器5，而该等累加器5则是会以该分别之展开因子作为基础而累加在一符号时间周期Tj期间的该等码片(也就是说，它们系会实行sfj累加程序，Tj＝sfj·Tc)，另外，在该等累加器5下游、处于该(分别之)符号时钟率的数据系会在该等乘法器6中被乘上于一频道评估器(未举例说明)中所决定的该等复数权重ci，而由于所考虑的是相同的传播路径i＝1，因此，这些对该等耙指RF1以及RFp而言都是相同的，且皆为c1，至于相关于另一个传播路径i＝2的该耙指RF2则是会被供给以不同的复数权重ci。
该组合器7系会结合相关于该等相同信号j的该等路径分量，在此所叙述的例子中，该等耙指RF1以及RF2相关于该信号j＝1的该等输出系会进行结合，并且，系会经由一输出端8而进行发射，而在此同时，来自该耙指RFp、相关于该信号j＝2的输出系是会在不进行结合的情形下，被产生在该耙接收器的一输出端9。
正如可以清楚的由图1看出，每一个耙指RF1，RF2，...，RFp系必须为了操作而藉由相关于该码片序列dj*的该等参数τi，sfj以及特征详情来进行分配，也就是说，其系会被配置到用于一特殊信号j的一特殊传播路径(该复数权重ci系会连续地重新决定，并且，系不是用于分配该指的参数)。
其系应该要注意的是，该延迟级3系亦可以被配置于该信号路径中的一不同点处，举例而言，该等乘法器6的下游。
图2系显示在图1中所举例说明之该耙式接收器的一变形，此系显示一4频道多码耙指10，以及相同设计的4频道多码耙指10.1以及10.q，其系显示为一个位在一个后面的透视形式，因此，总体而言，在图2中所举例说明之该耙式接收器乃会包括总共q+1个4频道多码耙指10，10.1，...，10.q，而在接下来的叙述中，这些系被称之为MC耙指10，10.1，...，10.q。
在输入侧上，该MC耙指10系具有一单一的、共同的延迟级3，而其乃会经由该输入端11而接收离散时间形式的已接收信号rn，再者，一内插器21系会被提供于再来的信号路径之中，而源自该内插器21的输出信号乃会被传送至四个并联配置的相关器14.1，14.2，14.3，14.4，接着，紧接在该等相关器14.1，...，14.4之后的是四个并联连接的累加器15.1，15.2，15.3，15.4，而其每一个则是会接收来自该等相关器14.1，...，14.4之其中之一的一输出信号，然后，源自该等累加器15.1，15.2，15.3的输出信号系会被传送至三个平行配置的加权单元(乘法器)16.1，16.2，16.3。
源自该三个加权单元16.1，16.2，16.3的输出乃会被供给至具有三个加法器17a，17b，以及17c的一组合器17，接着，源自该加法器17a的输出系会被批注上参考符号18a，源自该加法器17b的输出系会被批注上参考符号18b，以及源自该加法器17c的输出系会被批注上参考符号18c。
该MC耙指10系会具有一关联单元19，以用于评估复数频道权重ci，其中，该单元19系经由一连接19.1而被连接至该累加器15.4的输出端，并且，系会经由连接19.2而产生该等三个加权单元16.1，16.2，以及16.3的(相同)复数频道权重ci。
同样地，在图2中可见的其它MC耙指10.1以及10.q系亦会具有一分别的延迟级13.1，13.q，以及具有就帧22中所举例说明之组合21，14.1-4，15.1-4，16.1-3而言为相同的设计。
在MC耙指10，10.1，...，10.q中之该耙式接收器的结构乃是以下列的概念作为基础每一个MC耙指10，10.1，...，10.q系会被设定至一特殊的传播路径i，其中，i＝0，...，q(也就是说，其系与一特殊延迟τi一起操作)，并且，系可以同时解调变三个不同的数据信号j＝1，2，3，以及一个监控信号j＝4，该等相关器14.1，14.2，14.3，累加器15.1，15.2，15.3，以及加权单元16.1，16.2，16.3系会被用于该等数据信号j＝1，2，3的解调变，而在这个例子中，这些信号的该展开因子sfi系可以是可变的，并且，它们系可以彼此不同，而除了被提供于数据接收的该等三个解调变器单元14.1，15.1，16.1；14.2，15.2，16.2；14.3，15.3，16.3之外，另外的解调变器单元14.4以及15.4则是被设计以用于解调变频道评估的一引导信号(pilot signal)。
此即表示，用于一MC耙指10之该等三个解调变单元14.1，15.1，16.1；14.2，15.2，16.2；14.3，15.3，16.3的每一个系为如图1所示的一完整耙指，请参考相关于该等个别构件之操作方法的叙述，在此，设计较为简单的调变器14.4，15.4系会单独地提供于测量任务，并且，由于缺少一加权单元，因此并不适合于数据接收。
该耙指10的该多路径延迟τi系会受到评估，并会进行两阶段的补偿。首先，单元12系会被用以评估在取样时间帧中的该多路径延迟τi，也就是说，藉由该取样率Ts-1、或(Ts/2)-1所限制的一正确性，然后，接着会获得的粗略延迟设定系藉由该延迟级13而加以执行，至于该多路径延迟的更精准分辨率则是接着会藉由用于计算一内插参数(也就是说，一取样时间误差)的单元20而加以达成，再者，该内插器21乃是藉由该已计算的内插参数而加以驱动，并会在该内插参数所定义的支持点处产生已内插数据数值，此外，该用于计算一内插参数的单元20系亦，举例而言，可以为一早/晚相关器。
该两个级(stage)12，13以及20，21系亦可以加以设计为单独的级，如图1中所举例说明的，再者，对应于该延迟级3的两个单元13，21则也可以被配置于该信号路径中的一不同点，正如已经以图1作为参考而加以叙述的一样。
该信号j＝1的数据系会在源自该加法器17a的输出端18a处发射，该信号j＝2的数据系会在源自该第二加法器17b的输出端18b处发射，以及该第三信号j＝3的数据则是会产生在源自该加法器17c的输出端18c处。
可以考虑最大q+1个传播路径。
图3系显示根据本发明之用于将参数传送至在图2中所举例说明之该等MC耙指10，10.1，...，10.q的一装置100。该装置100系具有一参数存储器PAR_RAM，一第一参数改变存储器PAR_CHG_RAM1，一第二参数改变存储器PAR_CHG_RAM2，以及一管理存储器(administration memory)SCHED_RAM，其中，该两个第一以及第二参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2乃是经由一数据总线DB、一写入接口IFW，以及第一与第二数据连结11以及102，而分别被连接至DSP，再者，在输出侧上，也就是说，对一读取接达而言，该两个第一以及第二参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2乃会经由数据连结103以及104而分别地被连接至一数据连结105，而该数据连结105则是会导通至一多任务器MUX的一第一输入端106，同时间，该数据连结105也会被连接至该参数存储器PAR_RAM的一写入输入端107，然后，源自该参数存储器PAR_RAM的一读取输出系会被供给至该多任务器MUX的第二输入端109，接着，该多任务器MUX的输出端乃会经由该数据连结110而被连接至该MC耙指10，10.1，...，10.q，以提供它们能够在任何规定时间接达当前参数的能力，另外，一数据连结111系会加以提供，而经由该数据连结111，该DSP即可以接达该等当前参数，以用于监控的目的，并且，该DSP接达乃是经由该数据总线DB、一读取接口IF_R、以及端口GATE而加以完成。
该装置100系亦可以具有一控制器CON，以利用接下来会更详细叙述的方式来控制在该装置100中的读取以及写入程序。该控制器CON的输入侧系会被连接至一码片计数器CT，并且，系会为了读取的目的而经由一数据连结112接达管理存储器SCHED_RAM，再者，该控制器CON乃会经由一控制线路SL而被连接至该多任务器MUX的切换输入端，在此，为了清楚的显示，因此，在图3中，个别数据存储器PAR_RAM，PAR_CHG_RAM1/2，SCHED_RAM等之用于写入/读取切换的另外控制线路乃被省略。
作为一个例子，接下来的叙述乃是以q＝31的假设作为基础，也就是说，该耙式接收器系具有32个MC耙指10，10.1，...，10.q。
该参数存储器PAR_RAM的内容系藉由表1而进行解释。
表1
所使用的标记系如下r代表该MC耙指的数量，r＝1，...，32，以及y代表用于该MC耙指的解调变单元，y＝1，...，4，因此，在图2中所举例说明之该MC耙指10的该等单元12，13，20，21，17(其系仅取决于r)，以及14.1，15.1，16.1(其系取决于r以及y)系可以藉由，举例而言，r＝1以及y＝1而作为代表。
用于所有该等MC耙指的该等解调变器单元系利用在表1之第一列中的标记MC_r_y而加以引述。
在表1中的第二列则是显示相关于该等MC耙指MC_r_y之该等解调变单元的参数，至于在该等参数r以及y之间的关系则是因标记而清楚，在此例子中ena_r_y 激活位(ON/OFF)deloff_r延迟τscr_gen_id_r_y 扰频序列的产生器辨识数量scr_gen_offset_r_y 扰频序列的偏置序列(offset sequence)spr_gen_id_r_y 展码的产生器辨识数量spr_gen_offset_r_y 展码的偏置序列sf_r_y 展开因子sfslot_format_r_y 时槽格式的辨识信息sttd_r 多天线模式的指示位mrc_id_r_y 信号的辨识数量(实体频道)该参数产生器辨识数量(scr_gen_id_r_y、或spr_gen_id_r_y)以及偏置序列(scr_gen_offset_r_y、或spr_gen_offset_r_y)系会定义所使用的该扰频序列，以及所使用的该展码，而熟习此技艺之人皆知，该扰频序列以及该展码乃是藉由码产生器所加以产生，且其中，该等码产生器之初始连接系藉由于标准中详载的一偏置序列而加以定义，现在，该等码序列系可以藉由一些为软件或硬件形式的码产生器而加以产生，此外，该扰码、或该展码之偏置序列的指示，以及产生器辨识数量的指示系会独特地定义该码的产生，至于详细的内容则提供于3 GPP UMTS规格之中Spreading and Modulation(FDD)，3rdGeneration partnership Project TS 25.213 V4.2.0(2001-12)，in Section 5.2.2，其系增加作为本文件内容的参考，而为了了解本发明，有关该待使用之扰频序列乃会独特地藉由该等参数scr_gen_id_r_y，spr_gen_id_r_y而加以定义，以及用于解扩展该耙指r之解调变器单元y的该待使用展码乃会藉由该等参数scr_gen_id_r_y以及spr_gen_id_r_y而加以独特地定义，的叙述即已足够。
同样地，表1中其它的条目将亦可以为熟习此技艺之人所了解，该多天线模式STTD系于UMTS标准中进行定义，以及系会相关于一第二传输天线(所谓的传输器端天线差异)的连接。
因此，表1系会具有32(MC耙指的数量)x4(每一个MC耙指之解调变单元的数量)＝128个线条目，而每一个线条目即代表一个参数组，且每一个参数组系可以藉由一最大值64位而进行编码。
在操作期间，该等MC耙指(10，10.1，...，10.q)(在表1中具有标记MC_1_1，...，，MC_32_4)系可以经由该数据连结110以及该多任务器MUX的该第二输入端109而永久地接达该参数存储器PAR_RAM，并且，该等32个MC耙指10，10.1，...，10.q系可以被建立于一被用以供给硬件之无线频率时钟循环的总共128个系统时钟循环之中，也就是说，一MC耙指10，10.1，...，10.q之一解调变单元的该等参数系会于一个系统时钟循环中进行读取，因此，总共32(耙指的数量)x4个系统时钟循环＝128个用于对该参数存储器PAR_RAM进行最大所需接达所需的时钟循环系会加以获得，以用于在4个系统时钟循环中之一个MC耙指10，10.1，...，10.q的四个解调变器单元，因此，若是该系统时钟率系加以选择而为124.8MHz时，则每一个皆具有四个解调变单元之所有32个MC耙指10，10.1，...，10.q的参数即可以在四个码片时钟循环(4码片＝130个于124.8MHz的系统时钟循环)的范围中进行改变，此即表示，该等MC耙指10，10.1，...，10.q的参数组系必须在该等MC耙指10，10.1，...，10.q可以被激活之前事先进行读取，因此，一旦该等待分配的MC耙指10，10.1，...，10.q系已经建立完成之后，则对于该参数存储器PAR_RAM的读取即可以受到抑制，已经完成读取的条目系简单地被跳过。
接下来的文章系在于叙述藉以改变一特殊MC耙指r(、或是仅一个为其所用之解调变器单元y)的程序，其中，该改变要求乃是藉由该DSP而加以产生，因为，举例而言，一新的数据频道乃是打算受到侦测、或者特殊的测量任务系必须要以监控频道作为基础、并藉由该MC耙指r而于同时间加以实行。
该MC耙指r之该解调变单元的新参数组系会经由该写入接口IF_W以及该等数据连结101以及102而被写入该等参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2，再者，在表2中所显示的条目乃会于该管理存储器SCHED_RAM中进行更新，而在表2中的该等条目作为基础的假设乃是，一MC耙指10，10.1，...，10.q的所有该等解调变器单元系会同时地进行改变，此外，一MC耙指10，10.1，...，10.q中仅该等调变器单元的其中之一、或是少于所有该等调变器单元进行改变的情形也同样有可能，且系亦可以被视为考虑中之例子的一延伸，而就像表1一样，表2将会具有总共128个线条目。
表2
在此例子中MC_r系为具有数字r的MC耙指；MC_r_tact 系为一指示tact，处于该新参数组打算为了该具有数字r之MC耙指而被活化的时间点；以及MC_r_change 系为一改变旗标，其系藉由数值1来指示该MC耙指r的该等参数应该进行一改变。
该两个参数改变记体PAR_CHG_RAM1以及PAR_CHG_RAM2的加载，以及对于该管理存储器SCHED_RAM的写入，当然，系必须要在足够早的时间点加以实行，以使得此可以在该激活时间tact之前的一足够时间期间时加以完成，实际上，该DSP系通常会具有两或三个时槽的时间，以用于加载该等存储器PAR_CHG_RAM1，PAR_CHG_RAM2，以及SCHED_RAM。
在此之后，该(等)新的参数组即可在对该等参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2的接达中获得，同时间，当这些参数系实际上应该在该耙式接收器中进行更新、或是被激活时，则一时间指示tact乃会为了每一个待改变的MC耙指(其改变旗标具有数值1)而存在。
在每4个码片时钟循环即进行重复的一循环z_r_i上，系会实行一检查，以决定该改变旗标MC_r_change是否已经为了该MC耙指r而加以设定，请参阅图4，再者，若是该系统频率系为124.8MHz时，则4个系统时钟循环系可以保留给每一个MC耙指r(总共32个耙指)的一个循环，以在4个码片范围内改变所有4个解调变器单元的耙参数，此外，关于该MC耙指r之该改变旗标MC_r_change是否已经完成设定的检查乃会在相关于该MC耙指r的4个系统时钟循环z_r_i的第一中加以实行，而在相关于每一个MC耙指之4个系统时钟循环的每一个第一系统时钟循环中，此乃是藉由该控制器CON对被包含在表2中的该等条目进行取样而加以完成，所以，假设该MC耙指r的该改变旗标MC_r_change具有数值0时，则此MC耙指r的该存储器条目系可以被跳过，否则，该激活时间MC_r_tact系会被读取，以及一检查系会被实行，以决定此是否匹配该当前时间t，若不是的时候，则在正在考虑的循环中不需要进行任何行动，并且，该检查系会于下一个循环中以相同的方式重复，因此，若是该控制器CON发现已经达到一特殊MC耙指r的该激活时间tact时(也就是说，MC_r_tact＝t)，则接下来的步骤系会加以实行一该当前参数组不再取自该参数存储器PAR_RAM、而是取自该等参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2，此系藉由将该等参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2自写入切换至读取而加以完成。
一同时间，该多供气MUX系会自该第二输入端109切换至该第一输入端106。
一同时间，该参数存储器PAR_RAM系应该藉由该新的参数组而进行更新，而此则是藉由将该参数存储器PAR_RAM的写入/读取输入端自读取切换至写入。
接着，该等存储器接达系会被完成，以将该等新的参数传送至该MC耙指r，以及至该参数存储器PAR_RAM，再者，正如已经提及的，该等已经被传递的参数系会经由该数据连结111，该埠GATE，以及该读取接口IF_R而被传递至该DSP，以用于监控的目的。
其系应该要提及的是，在此实施例中，该DSP并不具有对该参数存储器PAR_RAM的直接读取接达，此外，在图3中所举例说明的电路系仅允许一“窃听功能(eavesdropping function)”，也就是说，该DSP系可以听从自根据本发明之装置而被传输至该等MC耙指10，10.1，...，10.q的该等参数。
在根据本发明之该装置中，用于写入以及读取程序的时序将会以图5做为参考而在接下来的文章中进行解释。
在图3中所举例说明的装置系会利用，举例而言，124.8MHz的一系统时钟循环，而在该等接口IF_W以及IF_R之右边的区域中操作，因此，一个码片的持续期间系会为32.5个系统时钟循环，4个码片的持续期间系为130系统时钟循环，并且，该码片计数器CT系会以一码片信号ch作为基础，而在帧一开始时起始对该等码片的计数，其中，该帧的开始乃会经由同步化信号fr_sync而发送信号至该码片计数器CT，同时，该码片计数器CT也会接收该时槽之起始的一同步化信号s1_sync。
图5系显示8个连续的系统时钟循环S1，S2，...，S8(相对于2个循环)，该装置100的整个顺序乃是以一固定的时间帧作为基础而加以实行，且该固定时间帧之时间间隔的每一个系为4个码片时钟循环，并且，正如已经提及的，4个系统时钟循环乃会在该4个码片时钟循环的范围内相关于该等32个MC耙指r的每一个，再者，图5系显示一包括4个用于该MC耙指r的系统时钟循环的循环Z_r_i，以及一包括用于该MC耙指r+1之4个系统时钟循环的循环Z_r+1_i，其中，指数i系代表该时间帧的一4码片间隔，因此，该等系统时钟循环S1至S4系会定义用于该MC耙指r的第i个循环Z_r_i，而该等系统时钟循环S5至S8则是会定义用于该MC耙指r+1的第i个循环Z_r+1_i。
该第一参数改变存储器PAR_CHG_RAM1系仅可以在奇数编号的系统循环S1，S3，S5，S7中进行写入，并且，系仅可以在偶数编号的系统循环S2，S4，S6，S8中进行读取，至于对该第二参数改变存储器PAR_CHG_RAM2的写入接达则是仅在系统时钟循环S2，S4，S6，S8中举行，并且，读取接达总是会在奇数编号的系统时钟循环S1，S3，S5，S7中进行。
由于该等数据连结101，102，103，104，105，110，以及111的每一个皆具有一64位的宽度，因此，一个，且仅一个，参数组系可以经由在一系统时钟循环中的这些数据连接而加以传输，此即表示，该个MC耙指之该4个解调变器单元y＝1，...，4的该4个参数组系可以被写入在4个系统时钟循环中的2个参数改变存储器PAR_CHG_RAM1/2，并且，四个参数组系亦同样地可以读取自4个系拱时钟循环中的该2个参数改变存储器PAR_CHG_RAM1/2，所以，在此所叙述的该实例中，该第一参数改变存储器PAR_CHG_RAM1乃是在该等系统时钟循环S1以及S3中进行写入(W)，以及在该等系统时钟循环S2以及S4中进行读出(R)，另外，该第二参数改变存储器PAR_CHG_RAM2乃是在该等系统时钟循环S2以及S4中进行写入(W)，以及在该等系统时钟循环S3以及S5中进行读出(R)，因此，此系清楚地举例说明了，该两个参数改变存储器乃是交替地进行写入以及读取，并且，系处于相关于彼此的偏置时间(offset time)。
该参数存储器PAR_RAM系可以在一系统时钟循环中进行写入(W)、或是进行读取(R)。假设若是没有对该参数组的改变时，则会设定为该读取模式，若是有对于该参数组的任何改变时，则就会改变至该写入模式，而在所呈现的实施例中，已经自在该等系统时钟循环S2，S3，S4，以及S5中之该等参数改变存储器PAR_CHG_RAM1/2所读取出的该等参数组乃会被写入在这些系统时钟循环中的该参数存储器PAR_RAM。
该管理存储器SCHED_RAM系总是会被写入在一循环中的第4个系统时钟循环S4，并且，乃会读取自在一循环中的第1个系统时钟循环S1，此即表示，一检查乃会在一循环Z_r_i，Z_r_i+1...的每一个第一时钟循环中被实行，以检查其是否要激活一新的参数组，若答案为是的时候，则该等参数即会在接下来的4个系统时钟循环中进行传输。
在此所使用之每一个皆包括4个系统时钟循环之时间帧Z_r_i，Z_r_i+1...的一个优点是，此时间帧系亦会被用于解调变在该等MC耙指10，10.1，10.q中的数据，因此，该用于传递数据的装置以及该等MC耙指10，10.1，10.q乃会以一个且相同的时间帧作为基础而进行操作，此系为两个参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2为什么被使用的理由，除此之外，其将有可能在四个码片时钟循环的范围内，自该装置100而将一个MC耙指10，10.1，10.q的该等参数传输至该MC耙指10，10.1，10.q，并且，系亦有可能允许该DSP写入该等参数改变存储器PAR_CHG_RAM1以及PAR_CHG_RAM2之中，此外，其系应该要注意的是，在此实施例中所使用的系为单一埠RAMs，双埠RAMs系可以克服相关于二、或多个参数改变存储器PAR_CHG_RAM1/2的限制，虽然此将会有关于需要一较大表面的缺点。
最终，应该要提及的是，该数据总线DB以及到达该DSP的该数据连结乃具有一已降低的位宽度，举例而言，16位，再者，该DSP系会在一不同的操作时钟率，举例而言，26、52、或78MHz，进行操作，因此，为了这些理由，接口IF_W以及IF_R系必须要具有内部的中间缓冲器，且在该等缓冲器中，系有可能暂时地储存大约三个MC耙指的参数数量，也就是说，12个参数组。
权利要求
1.一种用于将参数传送至一耙式接收器(rake receiver)中的一耙指(rake finger)的方法，包括下列步骤(a)该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)乃藉由接达一第一参数组而由该第一参数组操作，其中，该第一参数组乃会在一第一记忆区域(PAR_RAM)中保持可为该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)所利用；(b)将一第二参数组加载一第二记忆区域(PAR_CHG_RAM1/2)中；(c)实行一检查以决定一切换条件(MC_r_change，MC_r_tact)是否已被满足；以及(d)当发现该切换条件(MC_r_change)存在时，立即将对该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)的接达自该第一记忆区域(PAR_RAM)切换至该第二记忆区域(PAR_CHG_RAM1/2)。
2.根据权利要求1所述的方法，其特征在于，该有关该切换条件(MC_r_change，MC_r_tact)的存在的检查乃是在一固定的时间帧中的时间间隔实行。
3.根据权利要求2所述的方法，其特征在于，该等时间间隔乃会比一个时槽期间短。
4.根据权利要求3所述的方法，其特征在于，各时间间隔皆为4个码片时间期间(Tc)。
5.根据权利要求4所述的方法，其特征在于，所有已执行的耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)，特别是它们中的32个耙指，的该切换条件，乃会在4个码片时间期间的该时间间隔内进行检查。
6.根据前述权利要求其中之一所述的方法，其特征在于下列的步骤(e)将该第二参数组加载该第一记忆区域(PAR_RAM)中。
7.根据权利要求6所述的方法，其特征在于，该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)乃会接达该第二参数组，并且，乃是藉由在该第二记忆区域(PAR_CHG_RAM1/2)上所实行的一个且相同的读取操作而将该第二参数组加载该第一记忆区域(PAR_RAM)中。
8.根据前述权利要求其中之一所述的方法，其特征在于，在依照步骤(b)而将该第二参数组加载该第二记忆区域(PAR_CHG_RAM1/2)的同时，-乃设定一改变旗标(MC_r_change)在一管理存储器(administration memory)(SCHED_RAM)中；以及-时间信息(tact；MC_R_test)乃会被输入至会指示该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)的该切换(步骤(d))应该要举行的时间的该管理存储器(SCHED_RAM)中。
9.根据权利要求8所述的方法，其特征在于，该切换条件的满足乃发生在，-该改变旗标(MC_r_change)被设定的时候；以及-已经达到该切换时间(tact；MC_R_test)的时候。
10.根据前述权利要求其中之一所述的方法，其特征在于该等参数组包含了下列的信息-该耙指的延迟偏置(deloff_r)；-与待使用之扰频序列(scrambling sequence)有关的信息(scr_gen_id_r_y；scr_gen_offset_r_y)；及/或-与待使用之展码(spreading code)有关的信息(spr_gen_id_r_y；spr_gen_offset_r_y)；及/或-展开因子(spreading factor)(sf；sf_r_y)。
11.一种用于将参数传送至一耙式接收器(rake receiver)的一耙指(rake finger)的装置，包括一第一记忆区域(PAR_RAM)，以为该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)之操作参数的一第一参数组所用；-一第二记忆区域(PAR_CHG_RAM1，PAR_CHG_RAM2)，以为该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)之操作参数的一第二参数组所用；-一控制装置(CON)，用以检查一切换条件(MC_r_change，MC_r_tact)是否已被满足；以及-一切换装置(MUX)，用以在该控制装置(CON)发现该切换条件已经被满足时，立即将对该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)的接达自该第一记忆区域(PAR_RAM)切换至该第二记忆区域(PAR_CHG_RAM1/2)。
12.根据权利要求11所述的装置，其特征在于，该控制装置(CON)乃是在一固定时间帧中的时间间隔，特别是在每4个码片时间期间(Tc)之后，检查该切换条件(MC_r_change，MC_r_tact)的满足情形。
13.根据权利要求12所述的装置，其特征在于，该控制装置(CON)乃是在4个码片时间期间(Tc)的时间间隔内检查所有已执行的耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)的切换条件满足情形，特别是它们中的32个耙指的切换条件的满足情形。
14.根据权利要求11或13所述的装置，其特征在于，一数据连结(105)，而经由此数据连结，该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)以及该第一记忆区域(PAR_RAM)两者皆可以接达在该第二记忆区域(PAR_CHG_RAM1，PAR_CHG_RAM2)中的数据。
15.根据权利要求11至14其中之一所述的装置，其特征在于，一管理存储器(SCHED_RAM)，其中，-一改变旗标(MC_r_change)乃指示该第二参数组是否已被加载该第二记忆区域(PAR_CHG_RAM1，PAR_CHG_RAM2)中；以及-时间讯号(tact；MC_R_test)乃指示该耙指(RF1，RF2，...，RFp；10，10.1，...，10.q)的切换应该要举行的时间。
16.根据权利要求11至15其中之一所述的装置，其特征在于，该第二记忆区域(PAR_CHG_RAM1，PAR_CHG_RAM2)乃是藉由数个个别的RAMs而形成。
17.根据权利要求11至16其中之一所述的装置，其特征在于，一处理器乃为了接达的目的而经由一数据连结(111)连接至该切换装置(MUX)的输出端。
全文摘要
在一种用于将参数传送至在一耙式接收器(rakereceiver)中的一耙指(rake finger)的方法中，首先，该耙指乃会藉由指接达(finger accessing)而被保持在一第一记忆区域(PAR_RAM)中的一第一参数组而与该第一参数组一起操作。为了改变该参数组，乃将一第二参数组加载一第二记忆区域(PAR_CHG_RAM1/2)。然后，执行一检查以决定一切换条件(MC_r_change，MC_r_tact)是否已被满足。只要一发现此状况为真时，立即将对该耙指的接达自该第一记忆区域(PAR_RAM)切换(MUX)至该第二记忆区域。
文档编号H04B1/707GK1672339SQ03818213
公开日2005年9月21日 申请日期2003年4月9日 优先权日2002年7月29日
发明者B·贝克, C·德雷维斯, W·哈亚斯, T·赫恩德, M·霍夫斯特特, M·滋梅曼恩 申请人:因芬尼昂技术股份公司