时钟同步电路及具备该电路的半导体器件的制作方法

专利名称：时钟同步电路及具备该电路的半导体器件的制作方法
技术领域：
本发明涉及在使用多个时钟的情况下的时钟同步电路及具备该电路的半导体 器件。
背景技术：
近年来，由于因特网的普及，IT(信息技术)掺透于全世界，使得带来大变 革。特别是，最近如一般所说，泛在信息社会(无处不在的信息社会)随时随地 都可访问信息网络的环境整顿工作展开了。在这种环境中，个体识别技术引人
注目，该个体识别技术通过将ID(个体识别号码)给予各个对象物，使该对象物 的履历明确，从而对生产、管理等有用。其中，尤其在企业、市场等中试验地 开始引入RFID(射频识别)标签(也被称为ID标签、IC标签、IC芯片、RF标签、 无线标签、无线芯片、电子标签)等的能够无线地发送/接收信号的半导体器件。
这种半导体器件根据从读出器/写入器接收了的信号来工作，但是具体地说， 将从设置在读出器/写入器中的发送电路输出了的信号输入到RFID标签等的设置 在半导体器件中的接收电路中。
例如，考虑如下情况将数据信号从设置有基准时钟产生电路411、数据信号 产生电路412的发送电路410发送到设置有基准时钟产生电路421、分频电路423、 接收电路工作用基准时钟产生电路424的接收电路420(参照图5)。在此情况下， 在发送电路410中，由基准时钟产生电路411生成时钟信号，而在接收电路420 中，由基准时钟产生电路421生成时钟信号。而且，与在发送电路410的基准时钟 产生电路411中生成了的时钟信号同步的数据信号(数据信号402、 404)输入到接 收电路420的逻辑电路422中，并且由在接收电路工作用基准时钟产生电路424 中生成了的时钟信号锁存。一般来说，在由设置在外部的读出器/写入器等中的发送电路410和设置在 RFID标签等中的接收电路420发送/接收信号的情况下，对每个电路使用不同的时 钟信号来进行信号的发送/接收。
在多个电路之间(例如，发送电路和接收电路之间)使用不同的时钟信号的情况 下，在各个电路中的数据信号与各个电路的时钟信号同步。其结果，有时数据信号 的变化点和接收数据信号的电路的时钟信号的变化点重叠或邻接。由此，在接收数 据信号的情况下，产生如下问题，即数据信号的设置(set叩)时间、保持(hold) 时间不成为一定的。
例如，图6示出如下情况的时序图，即从发送电路410输入到接收电路420 的数据信号(这里为"数据信号402"或"数据信号404")产出对在接收电路420 中的接收电路工作用基准时钟产生电路424中生成了的接收电路工作用基准时钟 信号401的偏差。
在此情况下，输出当从发送电路410输入到接收电路420的数据信号变化的时 序比接收电路工作基准时钟信号401的上升快一定时间406时的对应于数据信号 402的逻辑值403和当从发送电路410输入到接收电路420输入的数据信号变化的 时序比接收电路工作用基准时钟信号401的上升慢一定时间407时的对应于数据信 号404的逻辑值405。就是说，如果从发送电路410输入到接收电路420的数据信 号比接收电路工作用基准时钟信号401快或慢，在使用接收电路工作用基准时钟信 号401的上升沿判定的情况下，判定了的逻辑值输出为不同。
这样，存在有如下问题即使从发送电路输入到接收电路的数据信号的变化时 序和接收电路工作用基准时钟信号的上升时序的关系快一点或慢一点，就接收电路 工作用基准时钟信号的上升时序时的逻辑值不同，从而造成电路工作的不稳定。

发明内容
鉴于上述问题，本发明的目的是提供一种时钟同步电路及具备该电路的半导体 器件，该时钟同步电路即使在使用多个电路之间不同的时钟信号也能够进行稳定的 通信。
此外，本发明的时钟同步电路之一包括检测接收了的数据的变化点并输出复 位信号的装置；输出时钟信号的基准时钟产生电路；以及计数时钟信号的基准时钟 计数电路，其中基准时钟计数电路在输入了复位信号的情况下，复位通过计数时钟 信号而获得了的计数值。
此外，本发明的时钟同步电路之一包括检测接收了的数据的变化点并输出复 位信号的装置；输出时钟信号的基准时钟发生电路；计数时钟信号的基准时钟计数 电路；分频从基准时钟计数电路输出了的信号的分频电路；以及根据从分频电路输 出了的信号输出电路工作用基准时钟信号的装置，其中基准时钟计数电路在输入了 复位信号的情况下，复位通过计数时钟信号而获得了的计数值。
此外，本发明的时钟同步电路之一包括检测接收了的数据信号的变化点的数 据信号计数电路；输入从数据信号计数电路输出了的信号的计数值比较电路；输出 时钟信号的基准时钟产生电路；计数时钟信号并获得计数值的基准时钟计数电路； 分频从基准时钟计数电路输出了的信号的分频电路；以及根据从分频电路输出了的 信号输出电路工作用基准时钟信号的装置，其中计数值比较电路根据从数据信号计 数电路输出的信号，输出复位信号，基准时钟计数电路根据复位信号，复位计数值。
本发明的半导体器件之一，是一种具备天线，并与读出器/写入器之间以无线 通信进行信号的发送/接收的半导体器件，其中包括检测从读出器/写入器接收了 的数据信号的变化点，并输出复位信号的装置；输出时钟信号的基准时钟产生电路； 以及计数时钟信号的基准时钟计数电路，其中基准时钟计数电路在输入了复位信号 的情况下，复位通过计数时钟信号而获得了的计数值。
此外，本发明的半导体器件之一，是一种具备天线，并与读出器/写入器之间 以无线通信进行发送/接收的半导体器件，其中包括检测从读出器/写入器接收了 的数据信号的变化点，并输出复位信号的装置;输出时钟信号的基准时钟产生电路; 计数时钟信号的基准时钟计数电路；分频从基准时钟计数电路输出了的信号的分频 电路；以及根据从分频电路输出了的信号输出电路工作用基准时钟信号的装置，其 中基准时钟计数电路在输入了复位信号的情况下，复位通过计数时钟信号而获得了 的计数值。
此外，本发明的半导体器件之一，是一种具备天线，并与读取写入之间以无线 通信进行发送/接收的半导体器件，其中包括检测从读出器/写入器接收f的数据
信号的变化点的数据信号计数电路；输入从数据信号计数电路输出了的信号的计数 值比较电路；输出时钟信号的基准时钟产生电路；计数时钟信号并获得计数值的基 准时钟计数电路；分频从基准时钟计数电路输出了的信号的分频电路；以及根据从 分频电路输出了的信号输出电路工作用基准时钟信号的装置，其中计数值比较电路 根据从数据信号计数电路输出的信号，输出复位信号，基准时钟计数电路复位根据 复位信号，复位计数值。
根据本发明，即使当在由不同的时钟信号工作的电路之间输入输出数据信号的 情况下，也可以提供稳定的通信。此外，通过使用本发明的时钟同步电路，因为由 接收电路工作用基准时钟而整个接收电路工作，所以容易进行迟延时间的计算和电 路设计。


图1是表示本发明的时钟同步电路的一个例子的图2是表示本发明的时钟同步电路的流程图的一个例子的图3是表示本发明的时钟同步电路的时序图的一个例子的图4是表示本发明的时钟同步电路的一个例子的图5是表示现有的半导体器件的图6是表示现有的半导体器件的时序图的图7是表示本发明的半导体器件的一个例子的图8是表示本发明的半导体器件的一个例子的图9A至9D是表示本发明的半导体器件的制造方法的一个例子的图； 图IOA至10C是表示本发明的半导体器件的制造方法的一个例子的图; 图IIA和IIB是表示本发明的半导体器件的制造方法的一个例子的图;
图12A至12C是表示本发明的半导体器件的制造方法的一个例子的图; 图13A至13C是表示本发明的半导体器件的制造方法的一个例子的图;
图14是表示本发明的半导体器件的制造方法的一个例子的图15A至15C是表示本发明的半导体器件的制造方法的一个例子的图; 图16A至16C是表示本发明的半导体器件的制造方法的一个例子的图; 图17A至17C是表示本发明的半导体器件的制造方法的一个例子的图； 图18A和18B是表示本发明的半导体器件的制造方法的一个例子的图； 图19A至19F是表示本发明的半导体器件的使用方式的一个例子的图。
具体实施例方式
下面，关于本发明的实施方式将参照附图给予说明。但是，本发明不局限 于以下说明，所属技术领域的普通人员可以很容易地理解一个事实就是其方式 及详细内容在不脱离本发明的宗旨及其范围的情况下可以被变换为各种各样 的形式。因此，本发明不应该被解释为仅限定在以下所示的实施方式所记载的 内容中。此外，在以下说明的本发明的结构中，有时在不同附图中使用共通的 附图标记来表示相同的部分。
实施方式1
在本实施方式中，参照附图来说明本发明的时钟同步电路的一个例子。 本发明的时钟同步电路包括检测接收了的数据信号(包括特定数据的信号) 的变化点并输出复位信号的装置；产生时钟信号的基准时钟产生装置；计数从基准 时钟产生装置输出了的时钟信号，并且在输入复位信号的情况下复位通过计数时钟 信号而获得了的计数值的装置。此外，根据该时钟信号的计数，输出成为为了接收 电路工作用基准时钟信号产生装置使接收电路工作的基准的时钟信号。下面将说明 具体结构等。
图1示出时钟同步电路的方块图。图1所示的时钟同步电路包括第一装置存 储装置121;第二装置存储装置122;产生来自第一装置存储装置121的输出信号
103的反相信号105的装置123;对从第二装置存储装置122输出了的信号104和 来自第一装置存储装置121的输出信号103的反相信号105进行比较的装置124;
基准时钟产生电路125;基准时钟计数电路126;分频电路127;以及接收电路工
作用基准时钟产生电路128。此外，将在接收电路工作用基准时钟产生电路128中 生成了的接收电路工作用基准时钟信号，输出到构成半导体器件的逻辑电路等的电 路中。
这里示出如下例子使用锁存电路作为第一装置存储装置121、第二装宣存储
装置122(下面，也记为"第一锁存电路121"、"第二锁存电路122")，使用否T 电路作为生成来自第一装置存储装置121的输出信号103的反相信号105的装置 123(下面，也记为"否T电路123")，并且使用AND电路作为对从第二装置存储 装置122输出了的信号104和来自第一装置存储装置121的输出信号103的反相信 号105进行比较的装置124(下面，也记为"AND电路124")。此外，如果是能够 检测接收数据的变化点的电路就可以使用任何电路，而不局限于上述电路。
基准时钟产生电路125是在接收电路120中产生时钟信号的电路。此外，基准 时钟计数电路126包括计数从基准时钟产生电路125产生了的时钟信号的装置。此 外，基准时钟计数电路126包括根据从AND电路124输出了的复位信号106，复位 通过计数从基准时钟产生电路125输出了的时钟信号107而获得了的计数值的装 置。另外，分频电路127是分频从基准时钟计数电路126产生了的信号108的电路。 接收电路工作用基准时钟发生电路128是生成接收电路120的工作用基准时钟信号 的电路。
此外，在图1中示出包括基准时钟产生电路111和数据信号产生电路112的发 送电路110。发送电路110起到产生图1所示的输入到接收电路120中的数据信号 102的电路的作用。基准时钟产生电路111是在发送电路110中生成时钟信号的电 路，而数据信号产生电路112是生成输入到接收电路120中的数据信号102的电路。 就是说，接收电路120和发送电路IIO分别安装有产生时钟信号的电路(这里为在 接收电路120中的基准时钟产生电路125、在发送电路110中的基准时钟产生电路 111)。因此，通常接收电路120和发送电路110分别生成不同的时钟信号且不进行 同步工作。
此外，从在发送电路110中的基准时钟产生电路111输出的信号101是使数据 信号产生电路112工作的时钟信号，并且从数据信号产生电路112输出的数据信号 102输入到接收电路120的电路(第一装置存储装置121、逻辑电路等〉中。此外， 在进行发送电路110和接收电路120的数据信号102的发送/接收时既可以采用无 线通信，又可以采用有线通信。
在接收电路120中，从第一锁存电路121输出了的信号103输入到第二锁存电 路122和否T电路123中。此外，在接收电路120中的从基准时钟产生电！^125
输出了的信号117输入到第一锁存电路121及第二锁存电路122中作为使该第一锁 存电路121及第二锁存电路122工作的时钟信号。
此外，虽然这里示出使用第一锁存电路121、第二锁存电路122、否T电路123、 認D电路124作为检测接收了的数据信号102的变化点的装置的例子，但是也可以 代替使用0R电路、NAND电路、否R电路、EX0R电路、EX-否R电路等的判定电路 装置。
此外，虽然这里在接收电路120中使用分频电路127，但是在基准时钟计数电 路126的值满足在接收电路120中的接收电路工作用基准时钟产生电路128的频率 的情况下，可以采用不使用分频电路127的结构。
接着，将参照图2的流程图来说明在本实施方式所示的时钟同步电路中的电路 的工作的一个例子。
首先，当供给电源时，在接收电路120的基准时钟产生电路125中产生时钟信 号(201)。这里，使用环形振荡器作为基准时钟产生电路125来产生时钟信号，并 且由基准时钟计数电路126计数时钟信号(202)。此外，除了环形振荡器以外，还 可以使用水晶振荡器或来自外部的输入信号的装置。
接着，使用第一装置存储装置121、第二装置存储装置122等来判定是否从外 部的电路(这里为发送电路110)输入同步信号(203)。在同步信号没有输入的情况 下(否)，再计数环形振荡器的时钟信号(202)。另一方面，在输入同步信号的情况 下(是)，判定通过计数而获得了的计数值是不是适当的值(204)。
在计数值不适当的情况下(否)，取消计数值(208)。在计数值适当的情况下 (是)，该计数值存储在锁存寄存器中(205)。此外，这里锁存寄存器可以采用设置 在基准时钟计数电路126中的结构。此外，输入同步信号的情况下，由复位信号复 位计数值。
接着，在(205)中，使用比较存储在锁存寄存器中的计数值和时钟产生用计数 值的电路来比较存储在锁存寄存器中的计数值(206)。此外，比较锁存寄存器和时 钟产生用计数值的电路可以采用设置在基准时钟计数电路126中的结构。此外，这 里所述的时钟产生用计数器是指用于决定分频电路127的分频数的计数器。
在存储在锁存寄存器中的计数值和时钟产生用计数值不同的情况下(否)、，使时
钟产生用计数值上升(210)，并且由接收电路工作用基准时钟产生电路128产生时 钟信号(211)。另一方面，存储在锁存寄存器中的计数值和时钟产生用计数值相同 的情况下(是)，由复位时钟计数器的电路复位时钟产生用计数值(207)。 接着，将参照图3来说明上述电路工作的时序图。
图3所示的时序图示出从发送电路110输入到接收电路120中的数据信号102、 从第一锁存电路121输出的信号103、从第二锁存电路122输出的信号104、基准 时钟复位信号106、时钟信号107、在基准时钟计数电路126中生成的基准时钟计 数值306、在接收电路工作用基准时钟产生电路128中生成的接收电路工作用基准 时钟信号307的工作。
此外，在图3中以时间差异308来示出从发送电路110输入到接收电路120 中的数据信号102和从接收电路120的第一锁存电路121输出的信号103之间的时 间差异，而以时间差异309来示出从第一锁存电路121输出的信号103和从第二锁 存电路122输出的信号104之间的时间差异。另外，以期间310来示出复位基准时 钟的期间。
这里，通过从发送电路110输入到接收电路120中的数据信号102和第一锁存 电路121输出的信号103之间的时间差异308，调制发送电路110和接收电路120 之间的时间差异。
此外，通过对第一锁存电路121和第二锁存电路122分别存储的数据进行比较， 产生基准时钟复位信号106。就是说，通过比较从第一锁存电路121输出的信号103 和从第二锁存电路122输出的信号104,产生基准时钟复位期间310。由基准时钟 复位期间310复位基准时钟计数值306的值。另外，根据基准时钟计数值306的值 产生接收电路工作用基准时钟信号307。
如上所述那样，通过适用上述时钟同步电路，从接收电路工作用基准时钟产生 电路128输出的接收电路工作用基准时钟信号307能够与从发送电路110输出了的 数据信号同步。因此，通过利用该接收电路工作用基准时钟信号307来驱动半导体 器件的逻辑电路等，即使在多个电路之间使用不同的时钟信号的情况下，也可以进 行稳定的通信。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来实施。、
实施方式2
在本实施方式中，将参照

具有与上述实施方式不同的结构的时钟同步 电路的一个例子。
在图4中示出同步电路的方块图的一个例子。图4所示的同步电路包括数据 信号计数电路510;计数值比较电路511;基准时钟产生电路125;基准时钟计数
电路126;分频电路127;接收电路工作用基准时钟产生电路128。就是说，在图l 所示的同步电路中采用将第一锁存电路121、第二锁存电路122、否T电路123、 AND电路124替换为数据信号计数电路510、计数值比较电路511的结构。
数据信号计数电路510包括检测接收的数据信号的变化点的装置，并且计数数 据信号的Low或High数据信号。从数据信号计数电路510输出的信号501输入到 计数值比较电路511中。在计数值比较电路511中，将通过在数据信号计数电路 510中计数而获得了的计数值的信号与预先设定了的比较值进行比较，并且当所述 信号和比较值一致时，从该计数值比较电路511输出复位信号502。
这样，通过检测从发送电路110发送的数据信号的变化点且使用根据该变化点 生成了的复位信号来控制基准时钟计数电路126的计数，当在发送电路110和接收 电路120中使用不同的时钟信号时也可以在接收电路中获取同步。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。
实施方式3
在本实施方式中，将参照附图来说明一种半导体器件，其中包括上述实施方式 所示的时钟同步电路且能够无线地发送/接收信息。
近年来，组合超小型IC芯片和无线通信用天线的RFID标签等的半导体器件引 人注目。RFID标签可以通过使用无线通信器件(也称为读出器/写入器)进行通信信 号(工作磁场)的授受来进行数据的写入和读出。
作为RFID标签等能够无线地发送/接收信息的半导体器件的应用领域，例如可 以举出在流通业界上的产品管理。目前，使用条码等的产品管理是主流，然而， 由于条码是通过光学方式读取的，因此在存在屏蔽时无法读取数据。另一方fe，
对于RFID标签而言，由于通过无线方式读取数据，因此即使存在屏蔽时也能
够读取数据。因此，可以谋求有更高效率、更低成本等的产品管理。除了上述 以外，已提出了在票券、航空客票、自动结帐等上的广泛应用。
随着RFID标签的应用领域的扩大，对具有更高级功能的RFID标签的要求 越来越高。例如，通过加密发送/接收的数据来可以防止数据泄漏给第三方。 作为加密的方法可以考虑到如下方式利用硬件来进行译码/加密处理；利用 软件来进行译码/加密处理；以及利用硬件和软件来进行译码/加密处理。在利 用硬件的处理方式中，由进行译码/加密的专用电路构成运算电路。在利用软 件的处理方式中，由CPU(中央处理器)和大规模存储器构成运算电路，其中CPU 进行译码/加密程序。在利用硬件和软件的处理方式中，由专用电路、CPU及存 储器构成运算电路，其中所述专用电路进行译码/加密的运算处理的一部分， 而CPU进行其他的运算处理的程序。
在本实施方式中，将参照图7、图8说明具有密码处理功能的RFID标签作 为本发明的半导体器件的一个例子。图7是RFID标签的方块图，而图8是RFID 标签的布局图。
首先，将参照图7来说明本实施方式所示的半导体器件的方块结构。在图7 中，RFID标签等的半导体器件(下面称为"RFID标签1001")包括由CPU1002、 R0M画、RAM1004、控制器1005构成的运算电路1006;以及由天线1007、 i皆振电 路1008、电源电路1009、复位电路1010、时钟生成电路1011、解调电路1012、 调制电路1013、电源管理电路1014构成的模拟部1015。控制器1005由CPU接口 (CPUIF)1016、控制寄存器1017;代码抽出电路1018;编码电路1019构成。此外， 在图7中，为说明的简单化而将通信信号分别示出为接收信号1020和发送信号 1021，然而实际上接收信号1020和发送信号1021是一体的信号，并且在RFID标 签1001及读取/写入器之间同时被发送/接收。在使用天线1007和谐振电路1008 来接收接收信号1020之后，还使用解调电路1012来解调接收信号1020。此外， 在使用调制电路1013来调制发送信号1021之后，还使用天线1007来发送发送信 号1021。此外，时钟生成电路1011可以以上述实施方式所示出的结构来设置。
在图7中，当RFID标签1001置于由通信信号形成的磁场中时，由天线1Q07
和谐振电路1008而产生感应电动势。感应电动势由在电源电路1009中的电容 器保持，此外，由电容器而使电位稳定化，并且感应电动势提供给RFID标签 1001的各个电路中作为电源电压。复位电路IOIO生成RFID标签1001整体的 起始复位信号。例如，生成在电源电压升高之后延迟升高的信号作为复位信号D 按照电源管理电路1014生成的控制信号，时钟生成电路1011改变时钟信号的 频率和占空比。解调电路1012检测ASK方式的接收信号1020的振幅变动作为 "0"/"l"的接收数据1022。解调电路1012例如是低通滤波器。再者，调 制电路1013使ASK方式的发送信号1021的振幅变动来发送发送数据。例如， 在发送数据1023为"0"的情况下，改变谐振电路1008的谐振点，从而改变 通信信号的振幅。电源管理电路1014监视从电源电路1009提供给运算电路 1006的电源电压或在运算电路1006中的耗电流，并且在时钟生成电路1011中 生成用于改变时钟信号的频率和占空比的控制信号。
将说明本实施方式的RFID标签的工作。首先，由RFID标签1001接收从读 出器/写入器发送的包括密文的接收信号1020。在接收信号1020被解调电路 1012解调之后，被代码抽出电路1018分为控制指令、密文数据等，然后被存 储到控制寄存器1017中。这里，控制指令是用于指定RFID标签1001的响应 的数据。例如，指定了唯一 ID号码的发送、工作停止、解码等。这里，假设 接收到用于解码的控制指令。
接下来，在运算电路1006中，CPU 1002根据存储在ROM 1003中的解码程 序来使用密钥1024解码(译码)密文，所述密钥预先存储在ROM 1003中。所译 码的密文(译码文)存储在控制寄存器1017中。此时，将RAM1004用作数据存 储区域。此外，CPU 1002经由CPUIF 1016访问ROM 1003、 RAM 1004和控制寄 存器1017。 CPUIF 1016具有根据CPU 1002所要求的地址生成对于ROM 1003、 RAM 1004和控制寄存器1017中任何一个的访问信号的功能。
最后，在编码电路1019中从译码文生成发送数据1023，使用调制电路1013 调制所述发送数据1023，而使用天线1007将发送信号1021发送到读出器/写 入器。
此外，在本实施方式中，虽然说明了利用软件的处理方式作为运算方,式，
换句话说，是其中由CPU和大规模存储器构成运算电路且由CPU进行程序的方 式，然而，可以根据目的选择最合适的运算方式且基于该方式构成运算电路。 例如，作为运算方式，还可以考虑利用硬件的来处理运算的方式以及利用硬件 和软件的方式。在利用硬件的处理方式中，运算电路由专用电路构成即可。在
利用硬件和软件的方式中，运算电路由专用电路、CPU和存储器构成，并且专 用电路进行运算处理的一部分，而CPU进行其他的运算处理的程序即可。
接下来，将参照图8说明RFID标签的布局结构。此外，在图8中，相当于 图7的部分使用相同的附图标记来表示，因此省略其说明。
在图8中，FPC焊盘(pad) 1107是当将FPC(柔性印刷电路)贴附到RFID标 签1001上时使用的电极焊盘组，而天线突起(bump)1108是用于贴附天线(未 图示)的电极焊盘。此外，当贴附天线时，有可能对天线突起1108施加超压。 因此，优选不将晶体管等构成电路的部件位于天线突起1108之下。
FPC焊盘1107主要在用于不良分析时有效。在半导体器件中，电源电压是 从通信信号获得的，所以，例如当在天线或电源电路中产生缺陷时运算电路完 全不工作。从而，不良分析相当困难。然而，通过从FPC经由FPC焊盘1107 将电源电压提供给RFID标签1001，并且输入任意的电信号来代替从天线供给 的电信号，可以使运算电路工作。因此，可以有效地进行不良分析。
再者，配置FPC焊盘1107使得能够进行利用探测器的测量，更为有效。换 句话说，在FPC焊盘1107中，当根据探测器的探针的节距配置电极焊盘时， 能够进行利用探测器的测量。通过利用探测器，可以在不良分析时减少用于贴 附FPC的工作量。此外，即使在衬底上形成多个RFID标签的状态下也可以进 行测量，从而也可以减少划分成各个RFID标签的工作量。此外，在大量生产 时，可以在即贴附天线的工序之前进行RFID标签的质量检查。因此，在工序 中的较早阶段可以筛去有缺陷的次品，从而可以降低生产成本。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。
实施方式4
在本实施方式中，将说明构成上述实施方式所示的RFID标签等的半导体器
件的元件的制造方法。可以使用薄膜晶体管作为构成根据本发明的半导体器件 的各个电路的元件来制造。在本实施方式中示出一种方法，其中使用薄膜晶体 管来形成构成半导体器件的电路，并且将电路从使用于薄膜晶体管的制造的衬 底转置到柔性衬底上，以制造具有柔性的半导体器件。
在本实施方式中，将示出构成反相器等的P沟道型TFT(也记为"Pch-TFT")、 n沟道型TFT(也记为"Nch-TFT")、以及天线作为构成半导体器件的电路的典 型。下面，将参照图9至图ll所示的剖视图来说明半导体器件的制造方法。
首先，在衬底1301的一个表面上中间夹着绝缘膜1302形成剥离层1303， 接着，层叠形成用作基底膜的绝缘膜1304和半导体膜1305(例如，包含非晶硅 的膜)(参照图9A)。此外，绝缘膜1302、剥离层1303、绝缘膜1304以及非晶 半导体膜1305可以连续地形成。
衬底1301是选自玻璃衬底、石英衬底、金属衬底(例如不锈钢衬底等)、陶 瓷衬底、Si衬底等的半导体衬底等的衬底。除了上述以外，还可以选择聚对苯 二甲酸乙二醇酯(PET)、聚萘二甲酸乙二醇酯(PEN)、聚醚砜(PES)、丙烯酸等 的衬底作为塑料衬底。此外，在本工序中，将剥离层1303中间夹着绝缘膜1302 设置在衬底1301的整个表面上，但是，根据需要，可以在衬底1301的整个表 面上设置剥离层之后，采用光刻法来选择性地设置剥离层1303。
通过CVD法或溅射法等，使用氧化硅、氮化硅、氧氮化硅(Si(XNy) (x>y>0)、 氮氧化硅(SiNA)(》y〉0)等绝缘材料来形成绝缘膜1302、 1304。例如，当绝缘 膜1302、 1304采用双层结构时，优选形成氮氧化硅膜作为第一层绝缘膜并且 形成氧氮化硅膜作为第二层绝缘层。此外，也可以形成氮化硅膜作为第一绝缘 膜并且形成氧化硅膜作为第二层绝缘膜。绝缘膜1302起到防止来自衬底1301 的杂质混入到剥离层1303或在其上形成的元件中的阻挡层的作用，而绝缘膜 1304起到防止来自衬底1301、剥离层1303的杂质混入到在其上形成的元件中 的阻挡层的作用。这样，通过形成用作阻挡层的作用的绝缘膜1302、 1304，可 以防止来自衬底1301的Na等的碱金属和碱土金属、以及来自剥离层1303的 包含在剥离层中的杂质元素给在其上形成的元件造成不良影响。此外，使用石 英作为衬底1301的情况下，可以省略绝缘膜1302、 1304。 、
作为剥离层1303，可以使用金属膜、金属膜和金属氧化膜的叠层结构等。
作为金属膜，可以使用由选自钨(W)、钼(Mo)、钛(Ti)、钜(Ta)、铌(Nb)、镍 (Ni)、钴(Co)、锆(Zr)、锌(Zn)、钌(Ru)、铑(Rh)、铅(Pd)、锇(Os)、或者铱 (Ir)中的元素或者以上述元素为主要成分的合金材料或者化合物材料构成的 膜的单层或者叠层来形成。另外，可以通过使用上述材料且采用溅射法或各种 CVD法诸如等离子体CVD法等形成金属膜及金属氧化膜。作为金属膜和金属氧 化膜的叠层结构，在形成上述的金属膜之后，通过进行在氧气氛中或在&0气 氛中的等离子体处理、在氧气氛中或在N20气氛中的加热处理，以在金属膜的 表面上设置该金属膜的氧化物或者氧氮化物。例如，在通过溅射法或CVD法等 设置钨膜作为金属膜的情况下，对钨膜进行等离子体处理来可以在钨膜的表面 上形成由氧化钩而成的金属氧化膜。另外，在此情况下，钨的氧化物被表示 为WOx，其中X是2至3，存在有X是2的情况(W02)、 X是2.5的情况(W205)、 X 是2.75的情况(W40u)以及X是3的情况(W03)等。当形成鸨的氧化物时，对于 如上举出的X的值没有特别的限制，优选根据蚀刻速度等确定要形成哪一种氧 化物。另外，还可以例如在形成金属膜(例如，鸨)之后，在通过溅射法在该金 属膜上形成绝缘膜诸如氧化硅(Si02)等的同时，在金属膜上可以形成金属氧化 物(例如，在钨上的氧化钨)。此外，作为等离子体处理，例如还可以进行高密 度等离子体处理。此外，除了金属氧化膜以外，还可以使用金属氮化物或金属 氧氮化物。在此情况下，在氮气氛中或在氮和氧气氛中对金属膜进行等离子体 处理或加热处理，即可。
通过溅射法、LPCVD法、等离子体CVD法等形成25nm至200nm(优选为30nm 至150nm)厚的非晶半导体膜1305。
接着，对非晶半导体膜1305照射激光束来进行晶化。此外，还可以通过将 激光束的照射和利用RTA或退火炉的热结晶法组合的方法、以及将激光束的照 射和利用促进晶化的金属元素的热结晶法组合的方法等进行非晶半导体膜 1305的晶化。然后，将获得的结晶半导体膜蚀刻为所希望的形状来形成结晶半 导体膜1305a至1305f ，且覆盖该结晶半导体膜1305a至1305f地形成栅绝缘 膜1306 (参照图9B)。
通过采用CVD法、溅射法等，使用氧化硅、氮化硅、氧化氮化硅 (Si0xNy) (x〉y〉0)、氮化氧化硅(SiNxOy) (x〉y〉0)等的绝缘材料来形成栅绝缘膜 1306。例如，在栅绝缘膜1306为双层结构的情况下，优选形成氧氮化硅膜作 为第一层的绝缘膜，而形成氮氧化硅膜作为第二层的绝缘膜。此外，也可以形 成氧化硅膜作为第一层的绝缘膜、而形成氧化硅膜作为第二层的绝缘膜。
以下，简要地说明结晶半导体膜1305a至1305f的制造工序的一个例子。 首先，通过等离子体CVD法形成50nm至60 nm厚的非晶半导体膜。接着，在
将包含作为促进晶化的金属元素的镍的溶液保持在非晶半导体膜上之后，对非 晶半导体膜进行脱氢处理(在50(TC下， 一个小时)和热晶化处理(在55(TC下，
四个小时)，来形成结晶半导体膜。然后，照射激光束并通过使用光刻法形成 结晶半导体膜1305a至1305f。此外，也可以只通过照射激光束来使非晶半导 体膜晶化，而不进行使用作为促进晶化的金属元素的热晶化。
作为使用于晶化的激光振荡器，可以使用连续振荡激光束(CW激光束)或脉 冲振荡激光束(脉冲激光束)。此处，作为激光束可以釆用由如下的一种或多种 激光器振荡的激光束气体激光器诸如Ar激光器、Kr激光器、受激准分子激 光器等；将在单晶的YAG、 YV04、镁橄榄石(Mg2Si04) 、 YA103、 GdV04、或者多晶 (陶瓷)的YAG、 Y203、 YV04、 YA10:i、 GdV04中添加Nd、 Yb、 Cr、 Ti、 Ho、 Er、 Tm、 Ta之中的一种或多种作为掺杂物而获得的材料用作介质的激光器；玻璃激光 器；红宝石激光器；变石激光器；Ti:蓝宝石激光器；铜蒸气激光器；以及金 蒸气激光器。通过照射这种激光束的基波以及这些基波的第二次谐波到第四次 谐波的激光束，可以获得粒径大的结晶。例如，可以使用Nd: YV04激光器(基 波为1064nm)的第二次谐波(532nm)或第三次谐波(355nm)。此时，需要大约0.01 MW/cm2至100MW/cm2(优选为0. 1 MW/cm2至10MW/cm2)的激光能量密度。而且， 以大约10cm/sec至2000cm/sec的扫描速度来进行照射。此外，将在单晶的YAG、 YV04、镁橄榄石(Mg2Si04)、 YA103、 G线、或者多晶(陶瓷)的YAG、 Y203、 YV04、 YA10:,、 GdV04中添加Nd、 Yb、 Cr、 Ti、 Ho、 Er、 Tm、 Ta之中的一种或多种作为 掺杂物而获得的材料用作介质的激光器、Ar离子激光器、或Ti:蓝宝石激光 器可以使激光束进行连续振荡，并且，通过进行Q开关工作或模式同步等可以以10MHz以上的振荡频率来使激光束进行脉冲振荡。当使用10MHz以上的振荡 频率来使激光束振荡时，在半导体膜被激光束熔化到凝固之间对半导体膜照射 下一个脉冲。因此，与使用振荡频率低的脉冲激光的情况不同，由于固相和液 相之间的界面可以在半导体膜中连续地移动，可以获得向扫描方向连续生长的 晶粒。
另外，也可以通过对半导体膜1305a至1305f进行上述高密度等离子体处 理来使其表面氧化或者氮化，以形成栅绝缘膜1306。例如，通过将稀有气体诸 如He、 Ar、 Kr或Xe等与氧、氧化氮(否2)、氨、氮或者氢等的混合气体引入 的等离子体处理来形成栅绝缘膜1306。当通过引入微波进行在此情况下的等离 子体激发时，可以在低电子温度下生成高密度等离子体。可以通过使用由高密 度等离子体产生的氧自由基(有时含有OH自由基)或氮自由基(有时含有NH自 由基)，使半导体膜的表面氧化或氮化。
通过上述高密度等离子体的处理，厚度为1 nm至20 nm，典型地为5 nm 至IO nm的绝缘膜形成在半导体膜上。在此情况下的反应为固相反应。因此， 可以使该绝缘膜和半导体膜之间的界面态密度成为极低。因为这种高密度等离 子处理直接使半导体膜(结晶硅、或者多晶硅)氧化(或者氮化)，所以可以将绝 缘膜的厚度形成为在理想上不均匀性极小的状态。再者，由于在晶体硅的晶粒 界面中也不会进行强烈的氧化，所以成为极理想的状态。换句话说，通过在此 所示的高密度等离子体处理使半导体膜的表面固相氧化时，可以形成具有良好 均匀性且低界面态密度的绝缘膜，而不会在晶粒界面中引起异常的氧化反应。
作为栅绝缘膜，可以仅仅使用通过高密度等离子体处理形成的绝缘膜，也 可以通过利用等离子体或者热反应的CVD法将氧化硅、氧氮化硅或者氮化硅等 的绝缘膜形成在其上而获得叠层。在任何情况下，使用高密度等离子体形成的 绝缘膜包括在栅绝缘膜的一部分或全部而成的晶体管可以减少其特性上的不 均匀性。
此外，在照射连续振荡激光束或以10 MHz以上的频率振荡的激光束的同时 向一个方向扫描来晶化的半导体膜1305a至1305f具有其结晶沿着该激光束的 扫描方向生长的特征。通过将该扫描方向与沟道长度方向(当沟道形成区域形
成时载流子流动的方向)一致地配置晶体管，并且组合上述栅绝缘膜时，可以 获得特性差异小且电场效应迁移率高的薄膜晶体管(TFT)。
其次，在栅绝缘膜1306上层叠形成第一导电膜和第二导电膜。这里，第一 导电膜通过CVD法或溅射法等以20 nm至lOO nm的厚度来形成。第二导电膜 以100nm至400 nm的厚度来形成。采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、 铝(A1)、铜(Cu)、铬(Cr)、铌(Nb)等的元素或者以上述元素为主要成分的合金 材料或化合物材料来形成第一导电膜和第二导电膜。或者，采用以掺杂了磷等 的杂质元素的多晶硅为代表的半导体材料来形成第一导电膜和第二导电膜。作 为第一导电膜和第二导电膜的组合的例子，可以举出氮化钽膜和钨膜、氮化钨 膜和钨膜、或者氮化钼膜和钼膜等。由于钨和氮化钽具有高耐热性，因此在形 成第一导电膜和第二导电膜之后，可以进行用于热激活的加热处理。另外，在 不是双层结构而是三层结构的情况下，优选采用由钼膜、铝膜和钼膜组成的叠 层结构。
其次，利用光刻法形成由抗蚀剂构成的掩模，并且进行蚀刻处理以形成栅 电极和栅线，从而在半导体膜1305a至1305f的上方形成栅电极1307。这里， 示出采用第一导电膜1307a和第二导电膜1307b的叠层结构作为栅电极1307 的例子。
接着，通过将栅电极1307用作掩模并采用离子掺杂法或离子注入法，将赋 予n型的杂质元素以低浓度来添加到半导体膜1305a至1305f中。然后，通过 光刻法来选择性地形成由抗蚀剂构成的掩模，并且以高浓度来添加赋予P型的 杂质元素。作为显示n型的杂质元素，可以使用磷(P)、砷(As)等。作为显示p 型的杂质元素，可以使用硼(B)、铝(A1)、镓(Ga)等。这里，使用磷(P)作为赋 予n型的杂质元素并将磷选择性地引入到半导体膜1305a至1305f中来形成显 示n型的杂质区域1308，并且使杂质区域1308包含1 X 10'7cm3至1 X 10'7cm3 的浓度的磷。此外，使用硼(B)作为赋予p型的杂质元素并将硼选择性地引入 到半导体膜1305c、 1305e中来形成显示p型的杂质区域1309，并且使杂质区 域1309包含1Xl(T/cm3至1Xl(T/cm3的浓度的硼。
接着，覆盖栅绝缘膜1306和栅极1307地形成绝缘膜。通过等离子体CVD 法或溅射法等采用含有无机材料诸如硅、硅的氧化物或硅的氮化物的膜、或者 含有有机材料诸如有机树脂等的膜的单层或叠层来形成绝缘膜。其次，采用以 垂直方向为主体的各向异性蚀刻对绝缘膜进行选择性的蚀刻来形成与栅极 1307的侧面接触的绝缘膜1310(也称为侧壁)。绝缘膜1310被用作当形成 LDD(轻掺杂漏)区域时的掺杂用的掩模。
接着，使用通过光刻法形成的由抗蚀剂构成的掩模和用作掩模的栅极1307以 及绝缘膜1310，将赋予n型的杂质元素以高浓度来添加到半导体膜1305a、 1305b、 1305d、 1305f中，从而形成显示n型的杂质区域1311。这里，使用磷(P)作为赋 予n型的杂质元素并选择性地引入到半导体膜1305a、 1305b、 1305d、 1305f中 来形成显示比杂质区域1308高的n型浓度的杂质区域1311，并且使杂质区域 1311包含lX107cm3至lX107cii^的浓度的磷。
通过上述工序，形成了 n沟道型薄膜晶体管1300a、 1300b、 1300d、 1300f、 p沟道型薄膜晶体管1300c、 1300e(参照图9D)。
在n沟道型薄膜晶体管1300a中，在重叠于栅电极1307的半导体膜1305a 的区域中形成有沟道形成区域，在不重叠于栅电极1307及绝缘膜1310的区域 中形成有形成源区域或漏区域的杂质区域1311，并且在重叠于绝缘膜1310并 位于沟道形成区域和杂质区域之间的区域中形成有低浓度杂质区域(LDD区 域)。此外，在n沟道型薄膜晶体管1300b、 1300d、 1300f中同样地形成有沟 道形成区域、低浓度杂质区域以及杂质区域1311。
在P沟道型薄晶体管1300c中，在重叠于栅电极1307的半导体膜1305c 的区域中形成有沟道形成区域，而在不重叠于栅电极1307的区域中形成有形 成源区域或漏区域的杂质区域1309。此外，在p沟道型薄膜晶体管1300e中也 同样地形成有沟道形成区域以及杂质区域1309。此外，虽然这里在p沟道型薄 膜晶体管1300c、 1300e中不设置LDD区域，但是可以将LDD区域设置在p沟 道型薄膜晶体管中，也可以不将LDD区域设置在n沟道型薄膜晶体管中。
接着，覆盖半导体膜1305a至1305f、栅电极1307等地形成单层或叠层的 绝缘膜，并且在该绝缘膜上形成与构成薄膜晶体管1300a至1300f的源区域或
漏区域的杂质区域1309、 1311电连接的导电膜1313(参照图IOA)。通过CVD 法、溅射法、S0G法、液滴喷射法或丝网印刷法等，使用无机材料如硅的氧化 物及硅的氮化物等、有机材料如聚酰亚胺、聚酰胺、苯并环丁烯、丙烯酸、及 环氧等、以及硅氧垸材料等，形成单层或叠层的绝缘膜。这里，以双层来设置
该绝缘膜，使用氮氧化硅膜作为第一层的绝缘膜1312a，而使用氧氮化硅膜作 为第二层的绝缘膜1312b。此外，导电膜1313能够形成薄膜晶体管1300a至 1300f的源电极或漏电极。
此外，在形成绝缘膜1312a、 1312b之前或者在形成绝缘膜1312a、 1312b 之中的一个或多个薄膜之后，优选进行以半导体膜的结晶性的恢复、添加到半 导体膜中的杂质元素的激活、以及半导体膜的氢化为目的的加热处理。优选适 用热退火法、激光退火法或RTA法等来进行加热处理。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、钼(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 中的元素、以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形 成导电膜1313。以铝作为主要成分的合金材料相当于，例如以铝作为主要成分 且还含有镍的材料，或者以铝作为主要成分且还含有镍及碳和硅中的一方或双 方的合金材料。作为导电膜1313，优选使用例如由阻挡膜、铝硅(A1-Si)膜和 阻挡膜组成的叠层结构，或者由阻挡膜、铝硅(A1-Si)膜、氮化钛膜和阻挡膜 组成的叠层结构。此外，阻挡膜相当于由钛、钛的氮化物、钼或者钼的氮化物 组成的薄膜。因为铝和铝硅具有低电阻且其价格低，所以作为用于形成导电膜 1313的材料最合适。此外，通过设置上层和下层的阻挡层，可以防止铝或铝硅 的小丘的产生。此外，当形成由高还原性的元素的钛构成的阻挡膜时，即使在 结晶半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原，并获得 与结晶半导体膜的良好接触。
接着，覆盖导电膜1313地形成绝缘膜1314，并且在该绝缘膜1314上形成 与构成薄膜晶体管1300a、 1300f的源电极或漏电极的导电膜1313分别电连接 的导电膜1315a和1315b。此外，形成与构成薄膜晶体管1300b的源电极或漏 电极的导电膜1313电连接的导电膜1316。此外，可以使用相同的材料来同时 形成导电膜1315a、 1315b以及1316。可以使用在形成上述导电膜1313时所示 的任何材料来形成导电膜1315a、 1315b以及1316。
接着，与导电膜1316电连接地形成用作天线的导电膜1317(参照图IOB)。 可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设 置绝缘膜1314:具有氧或氮的绝缘膜如氧化硅(SiOx)膜、氮化硅(SiNx)膜、氧 氮化硅(SiOxNy) (x〉y)膜、氮氧化硅(SiNxOy) (x〉y)膜等；DLC(类金刚石碳)等包 含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、 丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。此外，硅氧烷材料相当于包含 Si-O-Si键的材料。硅氧垸的骨架结构由硅(Si)和氧(O)的键而构成。作为取代
基，使用至少包含氢的有机基(例如烷基、芳烃)。作为取代基，也可以使用氟 基。此外，作为取代基，还可以使用至少包含氢的有机基和氟基。
通过CVD法、溅射法、印刷法诸如丝网印刷或凹版印刷等、液滴喷射法、 分配器法、电镀法等并使用导电材料来形成导电膜1317。导电材料由选自铝 (Al)、钛(Ti)、银(Ag)、铜(Cu)、金(Au)、铂(Pt)、镍(Ni)、钯(Pd)、钽(Ta) 或钼(Mo)中的元素、以上述元素为主要成分的合金材料或者化合物材料的单层 结构或叠层结构来形成。
例如，在通过丝网印刷法形成用作天线的导电膜1317的情况下，可以通过 选择性地印刷导电膏来设置该导电膜，该导电膏将粒径为几nm至几十um的导 电物粒子溶解或分散于有机树脂中。作为导电物粒子，可以使用银(Ag)、金 (Au)、铜(Cu)、镍(Ni)、铂(Pt)、钯(Pd)、钽(Ta)、钼(Mo)和钛(Ti)等中的一 种或多种的金属粒子、卤化银的微粒或者具有分散性的纳米粒子。此外，作为 包含在导电膏中的有机树脂，可以使用选自用作金属粒子的粘合剂、溶剂、分 散剂、及涂敷剂的有机树脂的一种或多种。典型地，可以举出环氧树脂、聚硅 氧烷树脂等的有机树脂。此外，当形成导电膜时，优选在挤出导电膏之后进行 焙烧。例如，在使用以银为主要成分的微粒(例如粒径为lnm以上至100nm以 下)作为导电膏材料的情况下，可以通过在15(TC至300。C的温度下焙烧导电膏 材料且使导电膏材料硬化而获得导电膜。另外，也可以使用以焊料或无铅焊料 为主要成分的微粒，在此情况下，优选使用粒径为20um以下的微粒。焊料或
无铅焊料具有成本低的优点。
此外，导电膜1315a、 1315b能够起到在后面的工序中与本发明的半导体器 件所包括的电池电连接的布线的作用。另外，在形成用作天线的导电膜1317 时，与导电膜1315a、 1315b电连接地另外形成导电膜，并且利用该导电膜作 为连接到电池的布线。
接着，在覆盖导电膜1317地形成绝缘膜1318之后，将包括薄膜晶体管1300a 至1300f、导电膜1317等的层(下面，记为"元件形成层1319")从衬底1301 剥离。这里，可以通过在照射激光束(例如UV光)以在避开薄膜晶体管1300a 至1300f的区域中形成开口部之后(图IOC)，利用物理力量将元件形成层1319 从衬底1301剥离。此外，也可以在将元件形成层1319从衬底1301剥离之前， 将蚀刻剂引入到形成了的开口部中来选择性地除去剥离层1303。作为蚀刻剂， 使用含氟化卤素或卤间化合物的气体或液体。例如，使用三氟化氯(C1F3)作为 含氟化卤素的气体。于是，元件形成层1319处于从衬底1301被剥离的状态。 此外，剥离层1303可以被部分地留下，而不被完全除去。通过留下剥离层1303 的一部分，可以减少蚀刻剂的消耗且縮短为除去剥离层花费的处理时间。另外， 在除去剥离层1303之后也可以在衬底1301上保持着元件形成层1319。此外， 可以通过再次利用元件形成层1319被除去了的衬底1301，以縮减成本。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设 置绝缘膜1318:具有氧或氮的绝缘膜如氧化硅(SiO,)膜、氮化硅(SiNj膜、氧 氮化硅(Si0xNy) (x〉y)膜、氮氧化硅(SiNx0y) (x〉y)膜等；DLC(类金刚石碳)等包 含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁烯、 丙烯酸等；或者硅氧垸材料如硅氧垸树脂等。
在本实施方式中，在通过激光束的照射来将开口部形成在元件形成层1319 中之后，将第一薄板材1320料贴合到该元件形成层1319的一方表面(绝缘膜 1318露出了的表面)上。然后，将元件形成层1319从衬底1301剥离(图IIA)。
接着，在将第二薄板材料1321设置到元件形成层1319的另一方表面(因剥 离而露出了的表面)上之后，通过进行加热处理、加压处理的一方或双方来贴 合第二薄板材料1321(参照图IIB)。可以使用热熔薄膜等作为第一薄板材料
1320、第二薄板材料1321。
此外，作为第一薄板材料1320、第二薄板材料1321，也可以使用施加了用 于防止产生静电等的抗静电处理的薄膜(以下记为抗静电薄膜)。作为抗静电薄 膜，可以举出将抗静电材料分散在树脂中了的薄膜、以及贴有抗静电材料的薄 膜等。设置有抗静电材料的薄膜既可以是一个面设置有抗静电材料的薄膜，又
可以是两个面都设置有抗静电材料的薄膜。再者，作为在其一个面上设置有抗 静电材料的薄膜，既可以使设置有抗静电材料的面成为薄膜的内侧地将该薄膜 与层贴在一起，又可以使设置有抗静电材料的面成为薄膜的外侧地将该薄膜与 层贴在一起。此外，抗静电材料设置在薄膜的整个面或部分面上，即可。作为 这里的抗静电材料，可以使用金属、铟和锡的氧化物(ITO)、以及界面活性剂 诸如两性界面活性剂、阳离子界面活性剂、非离子型界面活性剂等。另外，作 为抗静电材料，还可以使用包含在其侧链上具有羧基和季铵碱的交联共聚物高 分子的树脂材料等。可以通过将这些材料贴附到薄膜上、将这些材料混合在薄 膜中、将这些材料涂敷在薄膜上而获得抗静电薄膜。通过使用抗静电薄膜来封 止，当将半导体器件作为产品来使用时，可以抑制外部静电等给半导体元件带 来的负面影响。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。 实施方式5
在本实施方式中，将说明与上述实施方式不同的半导体器件的制造方法。本发 明的晶体管可以由上述实施方式所说明的绝缘衬底上的薄膜晶体管而构成，还可以 由使用单晶衬底的M0S晶体管而构成。
在本实施方式中，将示出构成反相器等的P沟道型TFT(也记为"Pch-TFT") 以及n沟道型TFT(也记为"Nch-TFT")作为构成半导体器件的电路的典型。下 面，将参照图12至图14所示的剖视图来说明半导体器件的制造方法。
首先，在半导体衬底2300上形成分离元件的区域2304、 2306(下面，也记 为区域2304、 2306)(参照图12A)。设置在半导体衬底2300的区域2304、 2306 分别被绝缘膜2302(也称为场氧化膜)分开。此外，这里示出一种例子，其中使
用具有n型的导电型的单晶Si衬底作为半导体衬底2300，并且将p阱2307设 置在半导体衬底2300的区域2306中。
此外，衬底2300只要是半导体衬底，就没有特别的限制。例如，可以使用 如下衬底具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs 衬底、InP衬底、GaN衬底、SiC衬底、红宝石衬底、ZnSe衬底等)；通过采用 贴合法或SIMOX (注入氧隔离)法来形成的SOI (绝缘膜上硅片)衬底等。
元件分离区域2304、 2306可以适当地采用选择氧化法(L0C0S(硅局部氧化) 法)或深沟分离法等。
此外，可以通过将具有p型的导电型的杂质元素选择性地引入到半导体衬 底2300来将p阱形成在半导体衬底2300的区域2306中。作为显示p型的杂 质元素，可以使用硼(B)、铝(A1)、镓(Ga)等。
此外，由于在本实施方式中使用具有n型的导电型的半导体衬底作为半导 体衬底2300，因此对区域2304中不进行杂质元素的引入。但是也可以通过引 入显示n型的杂质元素来将n阱形成在区域2304中。可以使用磷(P)或砷(As) 等作为显示n型杂质元素。另外，在使用具有p型的导电型的半导体衬底的情 况下，可以采用如下结构，即将显示n型的杂质元素引入到区域2304中来形 成n阱，并且对区域2306不进行杂质元素的引入。
接着，覆盖区域2304、 2306地分别形成绝缘膜2332、 2334(参照图12B)。
例如，通过进行热处理来使设置在半导体衬底2300上的区域2304、 2306 的表面氧化，可以使用氧化硅膜形成绝缘膜2332、 2334。此外，在采用热氧化 法形成氧化硅膜之后，也可以通过进行氮化处理来使氧化硅膜的表面氮化，采 用氧化硅膜和包括氧和氮的膜(氧氮化硅膜)的叠层结构来形成绝缘膜2332、 2334。
另外，如上所述那样，也可以采用等离子体处理来形成绝缘膜2332、 2334。 例如，可以通过对设置在半导体衬底2300上的区域2304、 2306的表面进行采 用等离子体处理的氧化处理或氮化处理，形成氧化硅(SiO》膜或氮化硅(SiNj 膜作为绝缘膜2332、 2334。此外，也可以在通过高密度等离子体处理对区域 2304、 2306的表面进行氧化处理之后，通过再次的高密度等离子体处理进行氮
化处理。在这种情况下，绝缘膜2332、 2334是层叠有氧化硅膜、氧氮化硅膜 的膜，其中接触区域2304、 2306的表面地形成氧化硅膜，在该氧化硅膜上形 成氧氮化硅膜。此外，可以在通过热氧化法将氧化硅膜形成在区域2304、 2306 的表面上之后，通过高密度等离子体处理进行氧化处理或氮化处理。
此外，形成在半导体衬底2300的区域2304、 2306中的绝缘膜2332、 2334 在后面完成的晶体管中起到栅绝缘膜的作用。
接下来，覆盖形成在区域2304、 2306的上方的绝缘膜2332、 2334地形成 导电膜(参照图12C)。这里，示出按顺序层叠形成导电膜2336和2338作为导 电膜的例子。当然，导电膜可以采用单层或三层以上的叠层结构来形成。
采用选自钽(Ta)、钨(W)、钛(Ti)、钼(Mo)、铝(A1)、铜(Cu)、铬(Cr)、 铌(Nb)等的元素或者以上述元素为主要成分的合金材料或化合物材料来形成 导电膜2336、 2338。此外，可以使用使上述元素氮化的金属氮化膜来形成。另 外，可以使用以掺杂了磷等的杂质元素的多晶硅为代表的半导体材料来形成。
这里，使用氮化钽形成导电膜2336且在其上使用钨形成导电膜2338来设 置叠层结构的导电膜。另外，可以使用选自氮化钨、氮化钼或氮化钛的单层或 叠层膜作为导电膜2336，而可以使用选自钽、钼、钛的单层或叠层膜作为导电 膜2338。
接着，通过对层叠而设置了的导电膜2336、 2338选择性地进行蚀刻来除 去，将导电膜2336、 2338留在区域2304、 2306上方的一部分，并且分别形成 栅电极2340、 2342 (参照图13A)。
接着，选择性地形成抗蚀剂掩模2348以覆盖区域2304，并且通过使用该 抗蚀剂掩模2348、栅电极2342作为掩模来将杂质元素引入到区域2306中，形 成杂质区域(参照图13B)。作为杂质元素，使用赋予n型的杂质元素或赋予p 型的杂质元素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使 用硼(B)、铝(A1)、镓(Ga)等作为显示p型的杂质元素。这里使用磷(P)作为杂 质元素。
在图13B中，通过引入杂质元素，在区域2306中形成构成源区域或漏区 域的杂质区域2352和沟道形成区域2350。
接着，选择性地形成抗蚀剂掩模2366以覆盖区域2306，并且通过使用该 抗蚀剂掩模2366、栅电极2340作为掩模来将杂质元素引入到区域2304中，形 成杂质区域(参照图13C)。作为杂质元素，使用赋予n型的杂质元素或赋予p 型的杂质元素。可以使用磷(P)、砷(As)等作为显示n型的杂质元素。可以使 用硼(B)、铝(A1)、镓(Ga)等作为显示p型的杂质元素。这里，引入具有与在 图13B中引入到区域2306中的杂质元素不同的导电型的杂质元素(例如，硼 (B))。其结果，在区域2304中形成构成源区域或漏区域的杂质区域2370和沟 道形成区域2368。
接着，覆盖绝缘膜2332、 2334、栅电极2340、 2342地形成第二绝缘膜2372， 并且在该第二绝缘膜2372上形成与形成在区域2304、2306中的杂质区域2352、 2370电连接的布线2374。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来设 置第二绝缘膜2372:具有氧或氮的绝缘膜如氧化硅(SiOj膜、氮化硅(SiNx)膜、 氧氮化硅(SiOxNy) (x〉y)膜、氮氧化硅(SiNxOy) (x〉y)膜等；DLC(类金刚石碳)等 的包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁 烯、丙烯酸等；或者硅氧烷材料如硅氧垸树脂等。此外，硅氧烷材料相当于包 含Si-0-Si键的材料。硅氧垸的骨架结构由硅(Si)和氧(O)的键而构成。作为 取代基，使用至少包含氢的有机基(例如垸基、芳烃)。作为取代基，也可以使 用氟基。此外，作为取代基，也可以使用至少包含氢的有机基和氟基。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 的元素、或者以上述元素为主要成分的合金材料或化合物材料的单层或叠层来 形成布线2374。以铝作为主要成分的合金材料相当于，例如以铝作为主要成分 且还含有镍的材料，或者以铝作为主要成分且还含有镍和碳和硅的一方或双方 的合金材料。作为布线2374，例如可以使用由阻挡膜、铝硅(A1-Si)膜和阻挡 膜组成的叠层结构，或者由阻挡膜、铝硅(A1-Si)膜、氮化钛膜和阻挡膜组成 的叠层结构。此外，阻挡膜相当于由钛、钛的氮化物、钼或者钼的氮化物组成 的薄膜。因为铝和铝硅具有低电阻且其价格低，所以作为用于形成布线237.4
的材料最合适。此外，通过设置上层和下层的阻挡层，可以防止铝或铝硅的小 丘的产生。此外，当形成由高还原性的元素的钛构成的阻挡膜时，即使在结晶 半导体膜上形成有薄的自然氧化膜，也可以使该自然氧化膜还原，并获得与结 晶半导体膜的良好接触。
此外，这里附记构成本发明的半导体器件的晶体管的结构不局限于附图所 示的结构。例如，会采用反交错结构、鳍式FET结构等的晶体管结构。因为可
以通过采用鳍式FET结构来抑制晶体管尺寸的微细化所引起的短沟道效应，所 以很优选。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。 实施方式6
在本实施方式中，将说明与上述实施方式不同的半导体器件的制造方法。 本发明的晶体管也可以由采用与上述实施方式所说明的使用单晶衬底的MOS晶 体管不同的制造方法来提供的M0S晶体管而构成。
在本实施方式中，示出构成反相器等的p沟道型TFT(也记为"Pch-TFT") 以及n沟道型TFT(也记为"Nch-TFT")作为构成半导体器件的电路的典型。下 面，将参照图15至图18所图示的剖视图来说明半导体器件的制造方法。
首先，在衬底2600上形成绝缘膜。这里，使用具有n型的导电型的单晶 Si作为衬底2600，并且在该衬底2600上形成绝缘膜2602和绝缘膜2604 (参照 图15A)。例如，通过对衬底2600进行热处理来形成氧化硅(SiOx)膜作为绝缘 膜2602，并且在该绝缘膜2602上采用CVD法来形成氮化硅(SiNx)膜。
此外，衬底2600只要是半导体衬底，就没有特别的限制。例如，可以使用 如下衬底具有n型或p型的导电型的单晶Si衬底；化合物半导体衬底(GaAs 衬底、InP衬底、GaN衬底、SiC衬底、红宝石衬底、ZnSe衬底等)；通过采用 贴合法或S工MOX(注入氧隔离)法来形成的SOI(绝缘膜上硅片)衬底等。
此外，可以在形成绝缘膜2602之后采用高密度等离子体处理来使该绝缘 膜2602氮化，以提供绝缘膜2604。此外，设置在衬底2600上的绝缘膜可以采 用单层或三层以上的叠层结构。接着，在绝缘膜2604上选择性地形成抗蚀剂掩模2606的图案，然后通过 使用该抗蚀剂掩模2606作为掩模来选择性地进行蚀刻，在衬底2600中选择性 地形成凹部2608(参照图15B)。可以通过利用等离子体的干蚀刻对衬底2600、 绝缘膜2602、 2604进行蚀刻。
接着，在除去抗蚀剂掩模2606的图案之后，填充在衬底2600中形成了的 凹部2608地形成绝缘膜2610 (参照图15C)。
采用CVD法或溅设法等并使用氧化硅、氮化硅、氧氮化硅(SiOxNy) (x〉y〉0)、 氮氧化硅(SiNA)(x〉y〉0)等的绝缘材料来形成绝缘膜2610。这里，通过常压 CVD法或减压CVD法，使用TEOS(正硅酸乙酯)气体来形成氧化硅膜作为绝缘膜 2610。
接着，通过磨削处理、抛光处理或CMP(化学机械抛光)处理，使衬底2600 的表面露出。这里，通过使衬底2600的表面露出，形成在衬底2600的凹部2608 中的绝缘膜2611之间提供区域2612、 2613。此外，绝缘膜2611是通过形成在 衬底2600的表面上的绝缘膜2610采用磨削处理、抛光处理或CMP处理除去而 获得的绝缘膜。接下来，通过选择性地引入具有p型的导电型的杂质元素，在 衬底2600的区域2613中形成p阱2615(参照图16A)。
可以使用硼(B)、铝(A1)、镓(Ga)等作为显示p型的杂质元素。这里，作 为杂质元素，将硼(B)引入到区域2613中。
此外，在本实施方式中，由于使用具有n型的导电型的半导体衬底作为衬 底2600，所以对区域2612不进行杂质元素的引入。但是，可以通过引入显示 n型的杂质元素来将n阱形成在区域2612中。作为显示n型的杂质元素，可以 使用磷(P)、砷(As)等。
另一方面，在使用具有p型的导电型的半导体衬底的情况下，也可以采用 如下结构对区域2612引入显示n型的杂质元素来形成n阱，而不将杂质元 素引入到区域2613中。
.接着，在衬底2600的区域2612、 2613的表面上分别形成绝缘膜2632、 2334(参照图16B)。
例如通过进行热处理来使设置在半导体衬底2600中的区域2612、261》的表面
氧化，可以使用氧化硅膜形成绝缘膜2632、 2634。此外，在采用热氧化法形成氧 化硅膜之后，也可以通过采用氮化处理使氧化硅膜的表面氮化，以氧化硅膜和具有 氧及氮的膜(氧氮化硅膜)的叠层来形成绝缘膜2632、 2634。
另外，如上述那样，可以采用等离子体处理形成绝缘膜2632、 2634。例如， 可以通过采用高密度等离子体处理对使设置在衬底2600中的区域2612、 2613 的表面进行氧化处理或氮化处理，使用氧化硅(SiOj膜或氮化硅(SiNj膜来形 成绝缘膜2632、 2634。此外，在采用高密度等离子体处理对区域2612、 2613 的表面进行氧化处理之后，也可以通过再次的高密度等离子体处理来进行氮化 处理。这里情况下，接触区域2612、 2613的表面地形成氧化硅膜，并且该氧 化硅膜上形成氧氮化硅膜，从而绝缘膜2632、 2634成为层叠了氧化硅膜和氧 氮化硅膜的膜。此外，在通过热氧化法在区域2612、 2613的表面上形成氧化 硅膜之后，也可以通过高密度等离子体处理进行氧化处理或氮化处理。
此外，形成在衬底2600的区域2612、 2613中的绝缘膜2632、 2634起到 后面完成的晶体管中的栅绝缘膜的作用。
接着，覆盖形成在设置在衬底2600的区域2612、 2613中的上方的绝缘膜 2632、2634地形成导电膜(参照图16C)。这里，示出按顺序层叠形成导电膜2636 和导电膜2638作为导电膜的例子。当然，也可以采用单层或三层以上的叠层 结构来形成导电膜。
可以采用选自钽(Ta)、钩(W)、钛(Ti)、钼(Mo)、铝(A1)、铜(Cu)、铬(Cr)、 铌(Nb)等的元素、或者以上述元素为主要成分的合金材料或化合物材料来形成 导电膜2636、 2638。此外，也可以采用使上述元素氮化了的金属氮化膜来形成。 另外，还可以采用以掺杂了磷等的杂质元素的多晶硅为典型的半导体材料来形 成。
这里，使用氮化钽形成导电膜2636且其上使用钨形成导电膜2638来提供 叠层结构的导电层。另外，可以使用选自氮化钽膜、氮化鹆膜、氮化钼膜或氮 化钛膜的单层或叠层膜作为导电膜2636，而可以使用选自鸨膜、钽膜、钼膜、 钛膜的单层或叠层膜。 <
接着，通过对层叠而提供了的导电膜2636、 2638选择性地进行蚀刻来除
去，将导电膜2636、 2638留在衬底2600的区域2612、 2613上方的一部分， 并且形成分别起到栅电极的作用的导电膜2640、 2642(参照图17A)。此外，这 里使在衬底2600上的不重叠于导电膜2640、 2642的区域2612、 2613的表面露出。
具体而言，在衬底2600的区域2612中，选择性地除去形成在导电膜2640 下方的绝缘膜2632的不重叠于该导电膜2640的部分，以形成为导电膜2640 和绝缘膜2632的端部大致一致。此外，在衬底2600的区域2613中，选择性 地除去形成在导电膜2642下方的绝缘膜2634的不重叠于该导电膜2642的部 分，以形成为导电膜2642和绝缘膜2634的端部大致一致。
在此情况下，既可以在形成导电膜2640、 2642的同时除去不重叠的部分 的绝缘膜等，又可以在形成导电膜2640、 2642之后将留下了的抗蚀剂掩模或 该导电膜2640、 2642用作掩模来除去不重叠的部分的绝缘膜等。
接着，将杂质元素选择性地引入到衬底2600的区域2612、2613中(图17B)。 这里，将导电膜2642用作掩模对区域2613中选择性地引入赋予n型的低浓度 的杂质元素，而将导电膜2640用作掩模对区域2612中选择性地引入赋予p型 的低浓度的杂质元素。作为赋予n型的杂质元素，可以使用磷(P)、砷(As)等。 作为赋予P型的杂质元素，可以使用硼(B)、铝(A1)、镓(Ga)等。
接着，形成与导电膜2640、 2642的侧面接触的侧壁2654。具体而言，通 过等离子体CVD法或溅射法等，使用包含无机材料如硅、硅的氧化物、或硅的 氮化物，或者包含有机材料如有机树脂等的单层或叠层来形成侧壁2654。而且， 通过以垂直方向为主体的各向异性蚀刻来对该绝缘膜选择性地进行蚀刻，从而 可以与导电膜2640、 2642的侧面接触地形成该绝缘膜。此外，使用侧壁2654 作为在形成LDD(轻掺杂漏极)区域时的掺杂用掩模。此外，这里侧壁2654形成 为与形成在导电膜2640、 2642的下方的绝缘膜的侧面也接触。
接着，通过使用该侧壁2654、导电膜2640、 2642作为掩模来将杂质元素 引入到衬底2600的区域2612、 2613中，形成用作源区域或漏区域的杂质区域 (参照图17C)。这里，使用侧壁2654和导电膜2642作为掩模来将赋予高浓度 的n型的杂质元素引入到衬底2600的区域2613中，而使用侧壁2654和导电
膜2640作为掩模来将赋予高浓度的p型的杂质元素引入到区域2612中。
其结果，在衬底2600的区域2612中，形成构成源区域或漏区域的杂质区 域2658、构成LDD区域的低浓度杂质区域2660、以及沟道形成区域2656。此 外，在衬底2600的区域2613中，形成构成源区域或漏区域的杂质区域2664、 构成LDD区域的低浓度杂质区域2666、以及沟道形成区域2662。
此外，在本实施方式中，在使不重叠于导电膜2640、 2642的衬底2600的 区域2612、 2613露出了的状态下进行杂质元素的引入。因此，可以分别形成 在衬底2600的区域2612、 2613中的沟道形成区域2656、 2662与导电膜2640、 2642以自对准的方式形成。
接着，覆盖设置在衬底2600的区域2612、 2613上的绝缘膜及导电膜等地 形成第二绝缘膜2677，并且该第二绝缘膜2677中形成开口部2678(参照图 18A)。
可以使用CVD法或溅射法等并使用由如下材料构成的单层或叠层结构来提 供第二绝缘膜2677:具有氧或氮的绝缘膜如氧化硅(SiOj膜、氮化硅(SiN》膜、 氧氮化硅(SiOxNy) (x〉y)膜、氮氧化硅(SiNxOy) (x〉y)膜等；DLC(类金刚石碳)等 的包含碳的膜；有机材料如环氧、聚酰亚胺、聚酰胺、聚乙烯苯酚、苯并环丁 烯、丙烯酸等；或者硅氧烷材料如硅氧烷树脂等。此外，硅氧烷材料相当于包 含Si-0-Si键的材料。硅氧烷的骨架结构由硅(Si)和氧(O)的键而构成。作为 取代基，使用至少包含氢的有机基(例如烷基、芳烃)。作为取代基，也可以使 用氟基。此外，作为取代基，也可以使用至少包含氢的有机基和氟基。
接着，使用CVD法来在开口部2678中形成导电膜2680，并且在第二绝缘 膜2677上选择性地形成与导电膜2680电连接的导电膜2682a至2682d。
通过CVD法或溅射法等，使用选自铝(Al)、钨(W)、钛(Ti)、钽(Ta)、钼(Mo)、 镍(Ni)、铂(Pt)、铜(Cu)、金(Au)、银(Ag)、锰(Mn)、钕(Nd)、碳(C)、硅(Si) 中的元素、以上述元素为主要成分的合金材料或化合物材料的单层或叠层来形 成导电膜2680、 2682a至2682d。以铝作为主要成分的合金材料相当于，例如 以铝作为主要成分且还含有镍的材料，或者以铝作为主要成分且还含有镍及碳 和硅的一方或双方的合金材料。作为导电膜2680、 2682a至2682d，优选使用
例如由阻挡膜、铝硅(A1-Si)膜和阻挡膜组成的叠层结构，或者由阻挡膜、铝 硅(A1-Si)膜、氮化钛膜和阻挡膜组成的叠层结构。此外，阻挡膜相当于由钛、 钛的氧化物、钼或者钼的氧化物组成的薄膜。因为铝和铝硅具有低电阻且其价
格低，所以作为用于形成导电膜2680、 2682a至2682d的材料最合适。此外， 当设置上层和下层的阻挡层时，可以防止铝或铝硅的小丘的产生。此外，当形 成由高还原性的元素的钛构成的阻挡膜时，即使在结晶半导体膜上形成有薄的 自然氧化膜，也可以使该自然氧化膜还原，并获得与结晶半导体膜的良好接触。 这里，导电膜2680可以通过采用CVD法使钨(W)选择性地生长，来形成。
可以通过上述工序而获得一种半导体器件，其中具备形成在衬底2600的 区域2612中的p型晶体管和形成在区域2613中的n型晶体管。
此外，这里附记构成本发明的晶体管的晶体管结构不局限于附图所示的结 构。例如，会采用反交错结构、鳍式FET结构等的晶体管结构。因为可以通过 采用鳍式FET结构来抑制晶体管尺寸的微细化所引起的短沟道效应，所以很优 选。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。 实施方式7
将参照图19A至19F说明上述实施方式所说明的用作RFID标签的半导体 器件3000的使用方法。
半导体器件可以广泛应用，例如可以提供到物品如钞票、硬币、证券、无 记名债券、证书(驾驶证、居民卡等，参照图19A)、包装物品的容器(包装纸、 瓶子等，参照图19C)、记录媒体(DVD软件、录像带等，参照图19B)、车辆(自 行车等，参照图19D)、个人物品(包、眼镜等)、食物、植物、动物、人体、衣 服、生活器具、电子器具、以及包裹运输标签(参照图19E和19F)等中。所述 电子器具是指液晶显示器、EL显示器、电视装置(也简单记为TV、 TV机或者 TV接收器)或便携式电话机等。
本发明的半导体器件3000具有本发明的存储元件，可以安装在印刷衬底上、 附着到表面上、或者结合等的方式固定到物品上。例如，半导体器件结合在书
本的纸张里，或者结合在包装的有机树脂里以在每个物体中固定。就根据本发 明的半导体器件3000而言，因为实现了尺寸小、厚度薄以及重量轻，所以即 使在固定到上述物品中以后也不会破坏所述物品本身的有吸引力的设计。另 外，通过在钞票、硬币、证券、无记名债券和证书等中提供本发明的半导体器
件3000，可以提供认证功能，而且通过利用所述认证功能可以防止对其的伪造。
另外，可以通过在包装物品的容器、记录媒体、个人物品、食物、衣服、生活
器具和电子器具等中提供本发明的半导体器件3000，提高检测系统的系统运行效率。
此外，本实施方式可以与本说明书中的其他实施方式自由组合来进行。 本说明书根据2006年6月30日在日本专利局受理的日本专利申请号 2006-181966而制作，所述申请内容包括在本说明书中。
权利要求
1.一种时钟同步电路，其特征在于，包括检测接收的数据的变化点并输出复位信号的装置；输出时钟信号的时钟产生电路；以及对所述时钟信号进行计数的时钟计数电路，其中，在所述复位信号输入到所述时钟计数电路中的情况下，所述时钟计数电路复位通过对所述时钟信号进行计数而获得的计数值。
2. 根据权利要求l所述的时钟同步电路，其特征在于，所述检测接收的数据 的变化点并输出所述复位信号的装置包括第一存储装置、第二存储装置、以及对存 储在所述第一存储装置中的第一信号和存储在所述第二存储装置中的第二信号进 行比较的比较装置。
3. 根据权利要求2所述的时钟同步电路，其特征在于，所述第一存储装置及 所述第二存储装置中的至少一方是锁存电路。
4. 根据权利要求l所述的时钟同步电路，其特征在于，所述时钟产生电路包 括环形振荡器。
5. 根据权利要求l所述的时钟同步电路，其特征在于，所述时钟产生电路包 括晶体振荡器。
6. —种时钟同步电路，包括 检测接收的数据的变化点并输出复位信号的装置； 输出时钟信号的时钟产生电路； 对所述时钟信号进行计时的时钟计数电路； 对从所述时钟计数电路输出的信号进行分频的分频电路；以及 根据从所述分频电路输出的信号输出基准时钟信号的装置，其中，在所述复位信号输入到所述时钟计数电路中的情况下，所述时钟计数电 路复位通过对所述时钟信号进行计数而获得的计数值。
7. 根据权利要求6所述的时钟同步电路，其特征在于，所述检测所述接收的数据的变化点并输出所述复位信号的装置包括第一存储装置、第二存储装置、以及对存储在所述第一存储装置中的第一信号和存储在所述第二存储装置中的第二信号进行比较的比较装置。
8. 根据权利要求7所述的时钟同步电路，其特征在于，所述第一存储装置和 所述第二存储装置中的至少一方是锁存电路。
9. 根据权利要求6所述的时钟同步电路，其特征在于，所述时钟产生电路包 括环形振荡器。
10. 根据权利要求6所述的时钟同步电路，其特征在于，所述时钟产生电路包 括晶体振荡器。
11. 一种时钟同步电路，包括 检测接收的数据信号的变化点的数据信号计数电路；计数值比较电路，从所述数据信号计数电路输出的信号输入到所述计数值比较 电路；输出时钟信号的时钟产生电路；对所述时钟信号进行计数并获得计数值的时钟计数电路； 对从所述时钟计数电路输出的信号进行分频的分频电路；以及 根据从所述分频电路输出的信号输出基准时钟信号的装置， 其中，所述计数值比较电路根据从所述数据信号计数电路输出的信号输出复位 信号， 并且，所述时钟计数电路根据所述复位信号复位所述计数值。
12. 根据权利要求ll所述的时钟同步电路，其特征在于，所述时钟产生电路 包括环形振荡器。
13. 根据权利要求ll所述的时钟同步电路，其特征在于，所述时钟产生电路 包括晶体振荡器。
14. 一种半导体器件，包括用于通过无线通讯将信号发送到读写器并从读写器接收信号的天线； 检测从所述读出写入器接收的数据信号的变化点并输出复位信号的装置； 输出时钟信号的时钟产生电路；以及 对所述时钟信号进行计数的时钟计数电路，其中，在所述复位信号输入到所述时钟计数电路中的情况下，所述时钟计数电 路复位通过对所述时钟信号进行计数而获得的计数值。
15. 根据权利要求14所述的半导体器件，其特征在于所述检测接收的数据的 变化点并输出所述复位信号的装置包括第一存储装置、第二存储装置、以及对存储 在所述第一存储装置中的第一信号和存储在所述第二存储装置中的第二信号进行 比较的比较装置。
16. 根据权利要求15所述的半导体器件，其特征在于，所述第一存储装置和 所述第二存储装置中的至少一方是锁存电路。
17. 根据权利要求14所述的半导体器件，其特征在于，所述时钟产生电路包 括环形振荡器。
18. 根据权利要求14所述的半导体器件，其特征在于，所述时钟产生电路包 括晶体振荡器。
19. 一种半导体器件，包括用于通过无线通讯将信号发送到读写器并从读写器接收信号的天线；检测从所述读取写入器接受的数据信号的变化点并输出复位信号的装置； 输出时钟信号的时钟产生电路； 对所述时钟信号进行计数的时钟计数电路； 对从所述时钟计数电路输出的信号进行分频的分频电路；以及 根据从所述分频电路输出的信号输出基准时钟信号的装置， 其中，在所述复位信号输入到所述时钟计数电路中的情况下，所述时钟计数电 路复位通过对所述时钟信号进行计数而获得了的计数值。
20. 根据权利要求19所述的半导体器件，其特征在于，检测所述接收了的数 据的变化点并输出所述复位信号的所述装置包括第一存储装置、第二存储装置、以 及对存储在所述第一存储装置中的第一信号和存储在所述第二存储装置中的第二 信号进行比较的比较装置。
21. 根据权利要求20所述的半导体器件，其特征在于，所述第一存储装置和 所述第二存储装置中的至少一方是锁存电路。
22. 根据权利要求19所述的半导体器件，其特征在于，所述时钟产生电路包 括环形振荡器。
23. 根据权利要求19所述的半导体器件，其特征在于，所述时钟产生电路包 括晶体振荡器。
24. —种半导体器件，包括用于通过无线通讯将信号发送到读写器并从读写器接收信号的天线； 检测从所述读取写入器接收的数据信号的变化点的数据信号计数电路；计数值比较电路，从所述数据信号计数电路输出的信号输入到所述计数值比较电路；输出时钟信号的时钟产生电路；对所述时钟信号进行计数并获得计数值的时钟计数电路； 对从所述时钟计数电路输出的信号进行分频的分频电路；以及 根据从所述分频电路输出的信号输出基准时钟信号的装置， 其中，所述计数值比较电路根据从所述数据信号计数电路输出的信号输出复位 信号，并且，所述时钟计数电路根据所述复位信号复位所述计数值。
25. 根据权利要求24所述的半导体器件，其特征在于，所述时钟产生电路包 括环形振荡器。
26. 根据权利要求24所述的半导体器件，其特征在于，所述时钟产生电路 包括晶体振荡器。
全文摘要
本发明的目的是提供即使在多个电路之间使用不同的时钟的情况下也能够进行稳定的通信的时钟同步电路、以及具备该电路的半导体器件。在本发明中设置检测接收的数据的变化点并输出复位信号的装置；产生时钟信号的基准时钟产生装置；以及对从所述基准时钟产生装置输出的所述时钟信号进行计数并且在输入所述复位信号的情况下，复位通过对所述时钟信号进行计数而获得的计数值的装置。
文档编号H04L7/00GK101098139SQ20071012900
公开日2008年1月2日 申请日期2007年6月29日 优先权日2006年6月30日
发明者池田隆之, 河江大辅, 远藤正己, 黑川义元 申请人:株式会社半导体能源研究所