专利名称：从收到的数字通讯信号中恢复位时钟的方法和电路安排的制作方法
技术领域：
本发明叙述关于从收到的数字通讯信号中恢复时钟的方法和电路按排。时钟产生器在接收端产生一个参考时钟信号，它的频率是位时钟频率的И倍，起分频器作用並旦至少具有И个计数状态的计数器被参考时钟周期地增加，以致把参考时钟分成位时钟的频率，在计数器的一个输出端送出位时钟频率，计数器将位时钟的周期И等分，计数器输出端提供的位时钟的有效脉冲沿出现在由И/2确定的读数处。
这种以前技术的电路按排(DE-AS2435687)包含一个时钟产生器、一个计数器和一个逻辑电路。时钟产生器的频率是收到的位时钟的频率的几倍，计数器与时钟产生器产生的脉冲同步，由逻辑电路控制，其方式为不是毫不增加就是增加一个或两个读数，这取决于对理想的位置的偏差。在同步状态，位时钟的有效脉冲沿出现被收到的信号的每一位单元的中心。
这种先前技术的电路产生一个位时钟信号，它的相位是从收到的通讯信号脉冲的开始(也就是前沿)推得。由于通常使用的传输码(例如HDB3，AMI)和传输线的不理想特性，收到的脉冲的持续时间可以不同于理想值。
这意味着收到的位序列脉冲的前沿出现得较早或较晚，这显然会导致连续的相位校正(平衡短时间的频率偏移)，因此可以导致高的误码率。
本发明的目的是提供一种方法和电路按排从而从收到的数字通讯信号中能够恢复相位锁定的位时钟，即使收到具有不同持续时间的脉冲，本地位时钟的有效脉冲沿将位于尽可能靠近实际收到的脉冲的中心。
根据此发明，这个目的通过权利要求1中提出的方法的特性和通过权利要求4中提出的电路按排的特性来达到。
根据本发明，由于收到的脉冲前沿和后沿的读数被确定，所以收到的脉冲的实际持续时间也能确定。这就使得区别真正的相化变化和仅仅是由于脉冲持续时间比理想的长些或短些引起的瞬时的沿的偏移成为可能，例如，如果脉冲持续时间太长並且出现在计数为И/2处的位时钟的有效脉冲仍然位于收到的脉冲的中心，这表示是瞬时的沿的偏移，按照本发明将不进行相位修正。
本发明的更为先进的特性的内容，放在以后的各条权利要求中讲。
现在，参照附图来说明本发明的一个具体实现，在这些附图中
图1是依照本发明的电路按排的方框图;
图2是第一时间关系图用来说明依照本发明提出的方法;
图3是第二时间关系图用来说明依照本发明提出的方法;
图4是依照本发明的相位鉴定逻辑的真值表。
首先，在图1的帮助下将对根据本发明的电路按排加以说明。
电路包括一个时钟发生器TG，它产生一个频率为所收到的时钟频率的И倍的参考时钟。在将要说明的例子中，参考时钟的频率是16.384MHz，因数И是8，因此，位时钟的频率就是2.048MHz。该时钟发生器TG能用一般的TTL晶体振荡器来实现。
时钟发生器TG连到计数器Z的时钟输入端TZ，计数器Z至少具有И种计数状态，这里就是8种计数状态。相应地，计数器有三个输出端A、B、C，它们连到相位鉴定逻辑PAL，与位时钟的频率相等的频率即2.048MHz，从输出端C得到。
也连到相位鉴定逻辑PAL的有接收线L，要接收的数字通讯信号通过L传送。
假设信号用HDB3码传送的。进入的正脉冲被加到逻辑“或门”OR的第一输入端E1，进入的负脉冲加到第二输入端E2。“或”门OR的输出端A连到一个串並行移位寄存器SR的一个信号输入端D。
移位寄存器SR的一个时钟输入端TSR连到时钟发生器TG。移位寄存器SR的第一输出端Q1和第二输出端Q2连到相位鉴定逻辑PAL。
由于收到的不同步的通讯信号加到移位寄存器SR的信号输入端D，可能发生对这种逻辑元件通常需要的建立和保持时间不能适合的情况，因此在移位寄存器SR的第一级输出端又可能发生短时间的模糊状态。为了避免这种错误，使用由三级组成的移位寄存器SR，其中第一级的输出端Q不接线。因此第一输出端Q1和第二输出端Q2分别代表的是第二和第三级移位寄存器，参见图4，Q1和Q2连到相位鉴定逻辑PAL。
相位鉴定逻辑PAL连到第一触发器FFU用来暂时存贮一个用来插入一个附加计数脉冲的校正信号(以后标为UP)，和连到第二触发器FFD用来暂时存贮一个从计数器删掉一个计数脉冲的校正信号(以后标为DOWИ)。两个触发器设计成D触发器，把第一触发器FFU的信号输出端QU通过第一控制线SLU连到计数器Z的第一校正输入端K1，並且把第二触发器FFD的信号输出端QD通过第二控制线SLD连到计数器Z的第二校正输入端K2。两个信号输出端QD还和QD还反馈到相位鉴定逻辑PAL。
现在参考时间关系图2和图3以及图1的电路按排来说明按照本发明的方法。
在图2中，a行表示的是由时钟发生器TG产生的16.384MH2的波形。b行表示的是由计数器Z用因数И＝8分频后的参考时钟的波形，也就是具有2.048MH2频率的位时钟。由于计数器Z有И＝8个计数状态，它们出现在计数器的三个输出端A、B、C，参见图1(三个输出＝23＝8计数状态)，位时钟的周期T分成И＝8个时间等份(如图2中的c行所示)，它们代表8个计数状态。
在接收线L上进入的一个脉冲序列首先加到移位寄存器SR的信号输入端D。图2的d行表示的是接收脉冲，e行和f行分别表示的是在第一输出端Q1和第二输出端Q2上的脉冲，它们被移位寄存器SR延时了。
在被参考时钟计时的移位寄存器SR的两个输出端Q1，Q2上的位组合如下Q1Q200＝无脉冲10＝脉冲的前沿01＝脉冲的后沿11＝脉冲存在无脉冲时，参见e行以及c行的计数1或2，移位寄存器SR的两个输出端Q1和Q2将提供逻辑O到相位鉴定逻辑PAL。如果脉冲的前沿到达，输出Q1将是逻辑1而输出Q2是逻辑0。只要接收的脉冲通过移位寄存器正在移位，两个输出Q1和Q2就是逻辑1(数据脉冲存在)。一个脉冲后沿，参见e行和f行以及c行的计数0或1，表示输出端Q2(f行)仍然在逻辑，而输出端Q1已经变成逻辑0。这四种不同的位组合以参考时钟的脉冲重复频率连续地传送到相位鉴定逻辑PAL。
从通过计数器的三个输出端A、B、C得出的读数和通过移位寄存器SR的两个输出端Q1、Q2，与此同步传送的位组合中相位鉴定逻辑PAL确定出现每个接收的通讯信号的脉冲前沿和后沿时的读数。
在图3中，a行表示的是计数器Z的读数(也参见图2的c行)，它把位时钟的周期T(图3中的b行)，时间上分为8个等份。
本地位时钟的有效脉冲沿(图3，b行)位于由И/2＝4确定的读数处(所谓位中心采样);在图3中用垂直的实线表示。
无论接收的脉冲的持续时间如何，只有当本地位时钟的脉冲沿不位于接收的通讯信号的脉冲中心时，相位鉴定逻辑PAL才通过第一或第二控制线SLU，SLD送一个校正信号到计数器Z(以下将详细解释)。
在下文中，借助于在图4中展示的相位鉴定逻辑的真值表将披露表示本发明的特性的不同事例。
两部分真值表，在上半部的第一行中表示的是通过三个输出端A、B、C、加到相位鉴定逻辑PAL上的8个读数。第二行表示的是在移位寄存器SR的两个输出端Q1、Q2处的位组合10(脉冲前沿)位于相对于a行位移了二个读数的相应读数处。在第三行中(标为FFU)已经列入一个0或者1，如果在列入第二行的读数处一个鉴定“超前的脉冲沿”分别代表无接收的脉冲或者一个提前接收的脉冲的话。类似地，在第四行中也已经列入一个0或者1，此行标为FFD，如果在列入第二行的读数处，一个鉴定“超前的脉冲沿”分别代表无接收的脉冲或者一个滞后的接收的脉冲的话。
因此真值表的上半部给出指标“在接收的脉冲前沿处相对位时钟的有效脉冲沿读数(用И/2＝4表徽)的读数”的一个鉴定。
例如，假设(参见图3的c行)接收脉冲的前沿确定在读数1处(参见图3的a行)。假设，一个要接收的脉冲具有理想的持续时间T/2，在读数1处检测的脉冲沿相对于计数И/2＝4提早了一个读数出现，И/2＝4在下文中称为“采样计数”。因此一个校正信号DOWИ被存入第二触发器FFD(参见图4第四行表值“1”)。如果接收脉冲的后沿(参见图3c行和图4后半部分表的第二行Q1＝0，Q2＝1)确定在读数7处(参见图4后半部表的第一行)，则接收脉冲是一个持续时间与理想持续时间T/2不同的脉冲(相差二个读数)，但它相对于采样计数是对称的。然而，由于这个被延长的脉冲相对于采样读数在中心处被采样，根据本发明，就不需要校正信号，因此存入第二触发器的校正信号DOWИ被复位(参见图4表的后半部分第4行，表值T)。在真值表中的这个表值T表示以前存的校正信号DOWИ(或UP)被复位。
如果接收的脉冲的前沿在读数3出现(参见图3f行和图4上半部分第一行)，而相应的脉冲后沿在读数5出现(参见图4后半部的第一行)，接收的脉冲是一个持续时间比理想时间T/2短的脉冲，但它相对于采样读数И/2也是时称的。根据脉冲沿在读数3，一个校正信号UP存入第一触发器FFU(参见图4上半部分第三行中表值1)。由于相位鉴定逻辑PAL已经确定此脉冲不仅是一个缩短的脉冲而且还是一个正确地被采样脉冲，存入第一触发器FFU的修正信号UP被复位(参见图4后半部第三行，在第一行的读数5下面表值T)。
在上面描述过的两种情况中(见图3c行和f行)，按照本发明，由于接收脉冲的实际持续时间能从前沿和后沿的测定得出，还由于没有必要对相对于样读数对称的脉冲校正，因此不实行相位校正。
如果脉冲前沿在读数1处出现，(见图3的d行和图4上半部分第一和第四行)后沿在读数5处出现，由于脉冲相对采样读数不对称，这表示一个实际相位偏移(滞后)。
如图4上半部分第4行中所见，一个校正信号DoWИ存入第二触发器FFD中並且通过第二控制线SLD送到计数器Z的第二校正输入端K2，(见图4后半部第4行，表值X＝不用管理，也就是不复位。校正信号DoWИ引起抑制一个计数器Z的计数脉冲。
如果脉冲前沿读数3处出现和后沿在读数7处出现，(见图3的e行和图4的第一和第三行)，这表示一个实际的相位偏移(超前)。现在通过把校正信号UP存入第一触发器FFU实行校正。校正信号UP通过第一控制线SLU加到计数器Z的第一校正输入端K1引起一个要插入的附加计数脉冲。
根据本发明的完整的电路按排，用晶体振荡器作为时钟产生器TG和用一个可编程逻辑阵列就能实现。因此仅占很小的空间，而且便宜，还不需要分立元件。
权利要求
1.从收到的数字通讯信号中恢复位时钟的方法，其中时钟产生器在接收端产生一个参考时钟信号，它的频率是位时钟频率的N倍，其中起分频器作用並且至少有N个计数状态的计数器被参考时钟周期地增加，以至把参考时钟分成位时钟的频率，在计数器的一个输出端上送出计数器将位时钟的周期N等分，计数器输出端提供的位时钟的有效脉冲沿出现在由N/2确定的读数处，该方法的特征是相位鉴定逻辑测定出现收到的通讯信号脉冲的前沿和后沿时的计数，和与收到脉冲的持续时间无关，只有当计数器提供的位时钟的脉冲沿不位于接收的通讯信号脉冲的中心时才传递一个相位校正信号到计数器。
2.权利要求1中要求的方法，表征为，如果收到的脉冲前沿出现在读数И-(И-1)或者И/2-1处和脉冲后沿分别出现在读数И-1或者И/2+1处时И是偶自然数，相位鉴定逻辑不送出相位校正信号，因此，一个脉冲是存在的，它有与要接收的脉冲的理想持续时间不同的持续时间，但是相对于计数И/2是对称的。
3.权利要求1或2中要求的方法，表征为，如果相位鉴定逻辑测定的接收脉冲前沿和后沿的读数提前或落后于计数И/2，就有一个相位校正信号送到计数器，该相位校正信号相应引起插入一个附加的计数脉冲或者抑制一个计数脉冲。
4.为了实现权利要求1至3中提出的任何一种方法的电路按排，其中作为分频器並且至少有И种计数状态的计数器(Z)的时钟输入端(TZ)与时钟发生器(TG)相联，输出端(A、B、C)与相位鉴定逻辑(PAL)相联，相位鉴定逻辑与接收线(L)相联，该电路表征为，接收线(L)连到两级串並行移位寄存器(SR)的信号输入端(D)，移位寄存器(SR)的时钟输入端(TSR)联到时钟产生器(TG)，而它的两个並行的输出端(Q1、Q2)联到相位鉴定逻辑(PAL);相位鉴定逻辑(PAL)与用来暂时寄存一个插入一个附加计数脉冲的校正信号的第一触发器(FFU)相连，还与用来暂时寄存一个抑制一个计数器(Z)计数脉冲的校正信号的第二触发器(FFD)相连，时钟产生器(TG)联到触发器的时钟输入端(TFU，TFD);以及第一触发器(FFU)的输出端(QU)和第二触发器(FFD)的输出端(QD)分别通过第一控制线(SLU)和第二控制线(SLD)连到计数器(Z)的第一校正输入端(K1)和第二校正输入端(K2)。
5.权利要求4中要求的电路按排，表征为，触发器(FFU，FFD)是D触发器，以及第一触发器的输出端(QU)和第二触发器的输出端(QD)都反馈到相位鉴定逻辑(PAL)。
全文摘要
为了恢复这样的位时钟，用时钟产生器和计数器在接收端产生本地位时钟，它的频率与要接收的信号频率相同。相位鉴定逻辑鉴定接收脉冲前沿的时间位置，并与本地位时钟的有效脉冲的预定的时间位置比较。在同步状态时，有效脉冲沿位于收到的脉冲的中心。由于线路特性的不理想，接收的脉冲持续时间会与理想值不同。为了能把接收脉冲沿的瞬时偏移和实际的相位偏移区分开来，要测定每个脉冲的前沿和后沿的时间位置。
文档编号H04L7/02GK1038736SQ89103670
公开日1990年1月10日 申请日期1989年6月2日 优先权日1988年6月3日
发明者迪特·帕尔 申请人:阿尔卡特公司