一种基于描述符的blvds总线数据传送装置及其方法
【技术领域】
[0001] 本发明设及一种基于描述符的化VDS总线数据传送装置及其方法，属于通信技术 领域。
【背景技术】
[0002] 目前，解决丢失数据帖问题有两种方案，通过FIFO方式缓存数据，W及通过兵鸟原 理的双RAM缓存数据。FIFO缓存数据只能缓存接收到的数据，而不能实现断帖功能，造成多 帖数据存在一起的现象。兵鸟原理的双RAM缓存方案，可W在一定程度上解决丢帖问题，但 在数据通信速率过快时，也可能丢帖。
[0003] 化VDS(总线型低电压差分信号）总线具备250mV的低电压差分信号W及快速的过 渡时间，其抗干扰特性与数据高速传输特点，使其在多点电缆W及背板有广泛的应用。在 BLVDS总线进行数据通信的过程中，往往由于CPU处理数据速度不够快，从而导致不能及时 处理总线上的数据，造成数据帖的丢失。描述符是32位的寄存器，包括数据帖长度，帖状态， 帖存储地址等信息。
[0004] 名词解释如下：
[0005] FPGA:现场可编程口阵列
[0006] BLVDS(bus low voltage differential si即aling)总线型低压差分信号，其专 口用于实现多点电缆或背板应用，BLVDS具备大约250mV的低压差分信号W及快速的过渡时 间。
[0007] RAM:随机存取存储器(random access memo巧，RAM)又称作"随机存储器"，它可W 随时读写，而且速度很快，通常作为操作系统或其他正在运行中的程序的临时数据存储媒 介。
[000引GPMC:通用内存管理。TI公司的用于与其他设备进行数据交互的总线。
【发明内容】
[0009] 针对现有技术存在的不足，本发明目的是提供一种基于描述符的化VDS总线数据 传送装置及其方法，在W化VDS总线进行数据通信的基础上，通过增加多个描述符寄存器， 可W缓存多帖数据，从而保证设备正常通信，解决丢帖问题。
[0010] 为了实现上述目的，本发明是通过如下的技术方案来实现：
[0011] 本发明的一种基于描述符的化VDS总线数据传送装置，包括多个板卡，每个所述板 卡上设有CPU、通过GPMC接口与CPU进行数据交互的FPGA忍片和通过化VDS总线与FPGA忍片 进行通信的匹配电阻;所述FPGA忍片包括用于将化VDS总线信号转换为数字信号并传递到 数据接收模块的BLVDS编解码模块、用于处理报文帖实现报文CRC校验及断帖功能的数据收 发模块、分别与数据收发模块进行通信的RAMW及多个接收描述符寄存器/发送描述符寄存 器。
[0012] 上述接收描述符寄存器采用的是32位寄存器，其中，1-16位为RAM接收地址位，17- 27位为数据帖长度位，28位为接收状态位，29位为CRC校验状态位，30位为清除控制位，31-32位为保留位;上述发送描述符寄存器采用的也是32位寄存器，其中，1-16位为RAM接收地 址位，17-27位为数据帖长度位，28位为发送状态位，29位为清除控制位，30-32位为保留位。
[0013] 具体采用的是八个接收描述符寄存器和八个发送描述符寄存器。
[0014] 上述BLVDS总线数据传送装置的传送方法，包括W下步骤：
[0015] 在接收数据过程中，将接收到的数据帖存入到所述接收描述符寄存器前16位设定 的RAM接收地址中，断帖后，将所述接收描述符寄存器第28位置1，表示接收到一帖数据;然 后，进行CRC校验，如果CRC校验正确，将所述接收描述符寄存器第29位置1，否则置0;并将数 据帖长度存入到接收描述符寄存器27-17位中；
[0016] 如果上述步骤完成一帖数据接收工作，等到下一帖数据来到时，将对下一接收描 述符寄存器进行设置，如此循环，直到查询最后一个接收描述符寄存器;如果所述接收描述 符寄存器第28位是1，则根据接收描述符寄存器中帖长度、CRC状态W及帖存储地址，取出帖 数据，然后向所述接收描述符寄存器第30位写入1，清除所述接收描述符寄存器接收状态位 为0;
[0017] 在发送数据过程中，将要发送的报文帖存入到发送描述符寄存器所设置的RAM地 址中，同时设置所述发送描述符寄存器第28位发送状态为1，并设置27-17位数据帖长度； FPGA内部的数据收发模块，时刻查询发送描述符寄存器发送状态是否为1，若为1，则根据 RAM地址，W及发送数据帖长度，将发送数据发送至所述化VDS编解码模块，由所述化VDS编 解码模块将数据帖发送到BLVDS总线上。
[0018] 本发明的优点在于：1、灵活性高，接收描述符寄存器与发送描述符寄存器在FPGA 中定义方便;利用接收描述符寄存器，缓存多帖数据，避免化VDS数据总线上数据帖丢失;利 用发送描述符寄存器，缓存多帖发送数据，解决了 CPU与FPGA速率匹配问题。2、可扩展性强， 一片FPGA可W扩展多条BLVDS总线，节省资源。
【附图说明】
[0019] 图1为本发明的基于描述符的BLVDS总线数据传送装置原理框图；
[0020] 图2为接收部分原理图；
[0021] 图3为发送部分原理图。
【具体实施方式】
[0022] 为使本发明实现的技术手段、创作特征、达成目的与功效易于明白了解，下面结合
【具体实施方式】，进一步阐述本发明。
[0023] 参见图1，本发明是在Altera公司生产的EP4CE系列FPGA忍片的基础上，通过增加 描述符寄存器的方式，解决在基于化VDS总线的数据通信过程中，由于CPU处理速度不够造 成的丢帖问题。在接收过程中，FPGA通过化VDS总线，将接收到的数据帖根据描述符寄存器 中设定的地址，存储到RAM相应的位置，并设置该描述符寄存器相应的接收状态标志。CPU通 过GPMC接口与FPGA进行通信，通过读取该描述符寄存器内状态标志，与帖存储地址，从而取 出数据帖进行处理。在发送数据过程中，CPU通过GPMC接口，将要发送的数据存储到描述符 寄存器设定地址的RAM中，并设置相应的发送状态标志，达到数据发送的目的。通过上述方 式解决在数据通信过程中，丢帖问题。