一种具有复合介质层结构的dmos的制作方法
【专利摘要】本发明属于功率半导体技术领域，涉及一种具有复合介质层结构的DMOS。本发明的特征在于通过在介质层中引入两种不同的介质材料，在不同介质材料的交界处，会产生一个电场尖峰，从而改变电场分布，提高器件的耐压能力。采用本发明可以具有较小的导通电阻、较小的栅漏电容以及更高的抗漏极电压震荡对栅极影响的能力等优良特性。
【专利说明】
一种具有复合介质层结构的DMOS
技术领域
[0001]本发明属于功率半导体技术领域，涉及一种具有复合介质层结构的DM0S。【背景技术】
[0002]功率M0S器件的发展是在M0S器件自身优点的基础上，努力提高耐压和降低损耗的过程。
[0003]功率M0SFET是多子导电器件，具有开关速度快、输入阻抗高、易驱动等优点。理想的M0S应具有较低的导通电阻、开关损耗和较高的阻断电压。但是导通电阻和击穿电压、导通电阻和开关损耗之间存在着牵制作用，限制了功率M0S的发展。为了提高功率M0SFET的性能，国外提出了一种新型结构，称为W栅沟槽M0SFET。这种结构的特点是沟槽底部的厚氧以一种自对准(361卜&118116(1)的方式平行于?型体区(？130(17)/^-外延层结，并在沟槽拐角处沿沟槽侧壁渐变为薄氧，形成W形的栅极多晶硅。而且，P型体区(Pbody)结深做的比沟槽的深度要稍微深一些，这样可以在源漏电压增加的时候有一个较低的电容。由于改变了沟槽底部氧化层的形状，所以能在减小栅极电荷的同时不至带来很大的通态比电阻。
[0004]虽然国内外公司在优化导通电阻和栅电荷方面取得了较大的进展，但是近年来， 激烈的市场竞争对器件的性能要求越来越高，所以如何采用先进的M0SFET结构设计同时降低器件Rds(on)及Qg仍然是各个厂家努力的方向。
【发明内容】
[0005]本发明所要解决的，就是针对上述问题，提出一种具有复合介质层结构的DM0S。
[0006]本发明的技术方案是:如图1所示，一种具有复合介质层结构的DM0S，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12;所述N-漂移区3中具有槽栅和体内场板6，所述体内场板6位于槽栅的两侧;所述体内场板6的上表面与金属化源极12接触，体内场板6上端的两侧具有第一介质层7,体内场板6的下端及底部具有第二介质层8;所述体内场板6的两侧具有P型掺杂区9,在远离槽栅一侧的P型掺杂区9的上表面具有P +重掺杂区11，所述P+重掺杂区11的上表面与金属化源极12接触;与槽栅相邻一侧的P型掺杂区9上表面具有P+重掺杂区11和N+重掺杂区10,所述N+重掺杂区10与槽栅接触，所述P+重掺杂区11和N+重掺杂区10的上表面与金属化源极12接触;所述槽栅包括控制栅电极4和屏蔽栅电极5,所述控制栅电极4位于屏蔽栅电极5的正上方，所述控制栅电极4位于第三介质层71中，所述屏蔽栅电极5位于第四介质层81中，所述屏蔽栅电极5和第四介质层81的上表面与第三介质层71的底部接触;所述第一介质层7和第三介质层71采用相同的介质材料，所述第二介质层8和第四介质层81采用相同的介质材料。
[0007]本发明总的技术方案，主要是通过在介质层中引入两种不同的介质材料，在这两种介质材料的交界处，会产生一个电场尖峰，从而改变电场分布，提高器件的耐压能力。
[0008]进一步的，所述第一介质层7和第三介质层71采用的料为二氧化硅。
[0009]进一步的，所述第二介质层8和第四介质层81采用的材料的介电常数大于第一介质层7和第三介质层71采用的材料的介电常数。
[0010]进一步的，所述控制栅电极4和屏蔽栅电极5采用的材料为多晶硅。
[0011]进一步的，所述体内场板6采用的材料为多晶硅或者金属。[0〇12]进一步的，所述槽栅和体内场板6均向下延伸至与衬底N+区2相连。
[0013]本发明的有益效果为，相比于传统结构，本发明的结构改善了反向耐压时的电场分布，具有较小的导通电阻、较小的栅漏电容以及更高的抗漏极电压震荡对栅极影响的能力等优良特性。【附图说明】
[0014]图1是本发明的具有复合介质层结构的DM0S的剖面结构示意图；
[0015]图2是本发明的具有复合介质层结构的DM0S外加反向电压时，体内场板区处的纵向电场分布不意图；
[0016]图3-图11是本发明的具有复合介质层结构的积累型DM0S的制造工艺流程示意图。 【具体实施方式】
[0017]下面结合附图，详细描述本发明的技术方案:
[0018]如图1所示，本发明提出的一种具有复合介质层结构的DM0S，包括从下至上依次层叠设置的金属化漏极1、N+衬底2、N-漂移区3和金属化源极12;所述N-漂移区3中具有槽栅和体内场板6,所述体内场板6位于槽栅的两侧;所述体内场板6的上表面与金属化源极12接触，体内场板6上端的两侧具有第一介质层7,体内场板6的下端及底部具有第二介质层8;所述体内场板6的两侧具有P型掺杂区9,在远离槽栅一侧的P型掺杂区9的上表面具有P+重掺杂区11，所述P+重掺杂区11的上表面与金属化源极12接触;与槽栅相邻一侧的P型掺杂区9 上表面具有P+重掺杂区11和N+重掺杂区10,所述N+重掺杂区10与槽栅接触，所述P+重掺杂区11和N+重掺杂区10的上表面与金属化源极12接触;所述槽栅包括控制栅电极4和屏蔽栅电极5,所述控制栅电极4位于屏蔽栅电极5的正上方，所述控制栅电极4位于第三介质层71 中，所述屏蔽栅电极5位于第四介质层81中，所述屏蔽栅电极5和第四介质层81的上表面与第三介质层71的底部接触;所述第一介质层7和第三介质层71采用相同的介质材料，所述第二介质层8和第四介质层81采用相同的介质材料。[〇〇19]本发明的工作原理为:
[0020]器件的正向导通
[0021]本发明所提供的一种具有复合介质层结构的DM0S，其正向导通时的电极连接方式为:控制栅电极4接正电位，金属化漏极1接正电位，金属化源极12接零电位。当控制栅电极4 为零电压或所加正电压非常小时，此时一种具有复合介质层结构的DM0S处于关闭状态。当控制栅电极4所加正电压等于或大于开启电压之后，P型掺杂区9表面开始反型，此时器件导通，多子电子在金属化漏极1正电位的作用下从N+重掺杂区10流向金属化漏极1。另外，由于屏蔽栅电极5的作用，栅漏电容Cgd有一部分被耦合为栅源电容Cgs，所以该结构具有更高的输入电容(Ciss)和“Miller”电容(Cgd)比值，从而拥有更高的抗漏极电压震荡对栅极影响的能力。[〇〇22]器件的反向阻断
[0023]本发明所提供的一种具有复合介质层结构的DM0S，其反向阻断时的电极连接方式为:槽型栅电极4和金属化源极12短接且接零电位，金属化漏极1接正电位。
[0024]当增大反向电压时，由于体内场板6的存在，体内场板6和N-漂移区3构成横向电场，N-漂移区3首先耗尽，承受反向电压。继续增大反向电压时，耗尽层边界将向靠近金属化漏极1 一侧的N-漂移区3扩展以承受反向电压。此时如果介质层只采用一种介质材料，即第一介质层7和第二介质层8为同一种材料，则体内场板区域14处的纵向电场在N-漂移区3与P 型掺杂区9以及N-漂移区3与N+衬底2的界面处存在两个尖峰，如图2中虚线所示。而本发明采用的是复合介质层结构，即第二介质材料的介电常数大于第一介质材料，则此时体内场板区域14处纵向电场分布除上述两个尖峰外，在第一介质材料和第二介质材料的界面处还会存在一个尖峰，如图2中实线所示。通过采用不同介质材料，引入一个新的电场尖峰，能有效的提高反向击穿电压。
[0025]本发明提供的一种具有复合介质层结构的DM0S，其具体实现方法如下:[〇〇26](1)采用N型重掺杂单晶硅衬底2,晶向为〈100>。采用气相外延VPE等方法生长一定厚度和掺杂浓度的N-漂移区3，如图3;[〇〇27](2)利用光刻板进行P型柱区硼注入，形成P型掺杂区9,如图4;
[0028](3)淀积硬掩膜(如氮化硅)作为后续挖槽的阻挡层，利用光刻板进行深槽刻蚀，刻蚀出槽栅区和体内场板区，具体刻蚀工艺可以使用反应离子刻蚀或等离子刻蚀，如图5;
[0029](4)去掉硬掩膜，对槽栅区和体内场板区的底部和侧壁淀积高K介质材料8,如图6;
[0030](5)淀积多晶硅。利用光刻板对槽栅区和体内场板区中的高K介质材料和多晶硅进行刻蚀，直至多余的高K介质材料和多晶硅被刻完，如图7;
[0031](6)利用光刻板对槽栅区进行氧化层热生长，形成屏蔽栅顶部的氧化层。对槽栅区和体内场板区进行氧化层热生长，其中槽栅区形成侧壁栅氧化层7,如图8;
[0032](7)淀积控制多晶硅，多晶硅的厚度要保证能够填满槽型区域。利用光刻板对槽栅区的多晶硅多晶硅刻蚀，并在控制栅多晶硅4上方淀积二氧化硅，刻蚀表面二氧化硅，如图 9；[〇〇33](8) P型重掺杂区硼注入，形成P+重掺杂区11，N型重掺杂区砷注入，形成N+重掺杂区10,如图10;[〇〇34](9)正面金属化，金属刻蚀，背面金属化，钝化等等，如图11。[〇〇35]制作器件时，还可用碳化硅、砷化镓或锗硅等半导体材料替代体硅。
[0036]采用本发明的一种具有复合介质层结构的DM0S，改善了反向耐压时的电场分布， 具有较小的导通电阻、较小的栅漏电容以及更高的抗漏极电压震荡对栅极影响的能力等优良特性。
【主权项】
1.一种具有复合介质层结构的DMOS，包括从下至上依次层叠设置的金属化漏极(1)、N+ 衬底(2)、N-漂移区(3)和金属化源极(12);所述N-漂移区(3)中具有槽栅和体内场板(6)，所 述体内场板(6)位于槽栅的两侧;所述体内场板(6)的上表面与金属化源极(12)接触，体内 场板(6)上端的两侧具有第一介质层(7)，体内场板(6)的下端及底部具有第二介质层(8); 所述体内场板(6)的两侧具有P型掺杂区(9)，在远离槽栅一侧的P型掺杂区(9)的上表面具 有P+重掺杂区(11)，所述P+重掺杂区(11)的上表面与金属化源极(12)接触;与槽栅相邻一 侦啲P型掺杂区(9)上表面具有P+重掺杂区(11)和N+重掺杂区(10)，所述N+重掺杂区(10)与 槽栅接触，所述P+重掺杂区(11)和N+重掺杂区(10)的上表面与金属化源极(12)接触;所述 槽栅包括控制栅电极(4)和屏蔽栅电极(5)，所述控制栅电极(4)位于屏蔽栅电极(5)的正上 方，所述控制栅电极(4)位于第三介质层(71)中，所述屏蔽栅电极(5)位于第四介质层(81) 中，所述屏蔽栅电极(5)和第四介质层(81)的上表面与第三介质层(71)的底部接触;所述第 一介质层(7)和第三介质层(71)采用相同的介质材料，所述第二介质层(8)和第四介质层 (81)采用相同的介质材料。2.根据权利要求1所述的一种具有复合介质层结构的DM0S，其特征在于，所述第一介质 层(7)和第三介质层(71)采用的材料为二氧化硅。3.根据权利要求1所述的一种具有复合介质层结构的DM0S，其特征在于，所述第二介质 层(8)和第四介质层(81)采用的材料的介电常数大于第一介质层(7)和第三介质层(71)采 用的材料的介电常数。4.根据权利要求1所述的一种具有复合介质层结构的DM0S，其特征在于，所述控制栅电 极(4)和屏蔽栅电极(5)采用的材料为多晶硅。5.根据权利要求1所述的一种具有复合介质层结构的DM0S，其特征在于，所述体内场板 (6)采用的材料为多晶硅或者金属。6.根据权利要求1-5任意一项所述的一种具有复合介质层结构的DM0S，其特征在于，所 述槽栅和体内场板(6)均向下延伸至与衬底N+区(2)相连。
【文档编号】H01L29/40GK105957894SQ201610459114
【公开日】2016年9月21日
【申请日】2016年6月22日
【发明人】李泽宏, 曹晓峰, 陈哲, 李爽, 陈文梅, 林育赐, 谢驰, 任敏
【申请人】电子科技大学