信息处理装置和用于它的存储装置的制作方法

专利名称：信息处理装置和用于它的存储装置的制作方法
技术领域：
本发明涉及安装内置不同种类的存储器的多个可自由拆卸的盒带中的任何一个盒带、对应于安装了中央处理装置的盒带的种类以不同模式动作的信息处理装置。
另外，本发明涉及在安装内置不同种类的存储器的多个可自由拆卸的盒带中的任何一个盒带、对应于安装了中央处理装置的盒带的种类以不同模式动作的信息处理装置中，对应于在信息处理装置上安装的盒带上内置的多路复用总线输送模式的存储装置。
此外，更具体说，本发明涉及游戏系统和用于它的游戏机用盒带，特别涉及在存储游戏程序的盒带可自由拆卸的的便携游戏机这样的游戏机中，也可把已在销售的性能低的第一游戏机用的盒带用于性能高的第二游戏机的确保游戏软件的互换性的游戏系统和用于它的游戏机用盒带。
参考图21、图22和图23，以游戏系统为例说明已有的信息处理系统。首先，如图21所示，已有的信息处理系统CGB大致包括程序源100和游戏机200。程序源100存储游戏机200进行图像显示游戏必须的程序等信息，构成为能够可自由拆卸地连接于游戏机200。
程序源100包括ROM101，必要时作为包括RAM102、时钟104和存储器控制器105的盒带的构成。ROM101用以ROM、快速存储器和EE-PROM为代表的非易失性存储器构成，固定地存储游戏程序。
此外，ROM101存储表现游戏个性的影像的图像的点数据的同时，必要时存储与其它游戏机(未示出)进行数据交换的游戏、确保与其它已有的图像显示游戏装置的程序源(未示出)上记录的程序进行互换的程序。还有，此后把程序源100叫作盒带。图23表示出盒带100的外观。
RAM102由以RAM为代表的可写入读出的存储器构成，包括存储与游戏的进行有关的临时数据的区域。
在ROM101的存储器空间比游戏机200的CPU使用的存储器空间大的情况下，存储器组(bank)控制器105把ROM101的存储器空间分为多个组，根据从CPU提供的组数据作为上位地址给予ROM101。另外，对于RAM102也同样作访问。ROM101、RAM102和存储器组控制器105经连接器103可自由拆卸地连接于游戏机200。
游戏机200主要由操作键部202、中央处理单元(CPU)203、连接器204、RAM205、显示控制器206、液晶显示器207、接口208和连接器209构成。在CPU203上连接作为临时存储游戏处理用的数据的工作存储器的RAM205和显示控制器206。在显示控制器206上连接液晶显示器(LCD)207。此外，在CPU203上经接口208连接连接器209。连接器209在与其它游戏机200的所有者(游戏者)之间交换游戏数据时，经电缆与其它游戏机200的连接器209连接。CPU203经连接器204连接于盒带100。
图22表示信息处理系统CGB的外观结构。使信息处理系统CGB连接于游戏机200的背面上设置的连接器204(图21)，以便嵌入容纳存储器的盒带100的连接器103中(图21)。游戏机200的外壳201的表面(平面)下方安装操作键部202，在其上部安装液晶显示器207。之后，在外壳201内部容纳安装图21所示的电路部件的电路基板。
操作键部202包括指示光标的移动或游戏者可操作的字符的移动的方向开关202a、指示包括移动的字符动作的动作开关202b、启动开关202c’和选择开关202d。
在该信息处理系统CGB中，CPU203使用8位CPU。因此，ROM101、RAM102、存储器组控制器105和连接器103也用8位规格的数据宽度构成。此外，8位规格的信息处理系统CGB中，ROM101和RAM102的驱动电压是5V。所谓数据宽度是指包括在CPU等的中央处理装置与存储器之间收发的数据信号、地址信号和控制信号的全部的信号宽度。
这样构成的信息处理系统CGB中，也有必要进行以CPU为代表的组成部件的技术革新，以及对应于和处理能力相对的用户要求的提高而力求CPU的高性能化。但是，技术革新的结果是目前的CPU处理位与信息处理系统CGB中的不同。例如，CPU为32位处理，与此相应，存储器系统也必须使用32位规格。从这种情况出发，希望连接器103和204也采用32位规格。另外，CPU的高性能化除处理位数增加外，有时力求使用的存储器空间增加(地址信号的位数增加)。例如，信息处理系统CGB中，CPU203的地址信号的位数是16位，但新的信息处理系统的CPU中有时做成例如24位。此时，存储器系统必须与此对应地使用。也希望连接器采用与此相对应的位数。
使用盒带的信息处理系统中，新出售的机器种类中，因半导体技术的进步使得通常使用低消耗功率的集成电路(IC)，CPU和盒带中内装的ROM、RAM等的半导体存储器的驱动电压因高档机种和低档机种而出现不同。例如，虽然信息处理系统CGB中的存储器系统的驱动电压是5V，但新的信息处理系统中将其设定在3.3V。此时，把驱动电压低的机种用盒带装入驱动电压高的机种中使用时，担心在该盒带内的半导体存储器上施加过大的电压而导致半导体存储器的破坏。
但是，已有的信息处理系统CGB历经多年得到很多用户的同时，积攒了存储多种过渡程序的盒带100。因此，如上所述，与新使用的高性能的CPU并行地，把CPU存储器之间的总线传输模式和连接器统一成例如32位规格，并且把提供给存储器系统的电压统一成3.3V时，作为积攒下来用于已有的信息处理系统CGB的大部分软件资源的盒带100不能用于新的信息处理装置。
作为确保这样的盒带互换性的技术，已知有特开平11-333144号公开的技术。该技术中CPU的处理位数与地址信号的位数相同，信息处理装置的显示画面可显示黑白颜色时，可把黑白显示用盒带用于颜色显示信息处理装置。前提是此时的信息处理装置上连接游戏盒带的连接端子数和CPU的处理位数以及地址信号的位数在低档机种和高档机种之间是共用的。
另一方面，使用光学记录媒体(CD-ROM、DVD)的游戏机中，媒体种类即使是CD-ROM、DVD的不同种类，也得到确保互换性的安置型视频游戏机。
但是，上述特开平11-333144号中公开的技术不能用于CPU的处理位数和/或地址信号的位数在低档机种和高档机种之间不同的情况，不能确保这种的情况的游戏盒带的互换性。
另一方面，使用光学记录媒体(CD-ROM、DVD)的视频游戏机中为确保互换性，把从媒体读出的程序数据一次输送到并且存储在视频游戏机内的大容量的RAM中来使用，因此不适合于盒带类型的游戏机。
作为解决这种问题的对策，本发明的信息处理装置为保持与已有的信息处理系统CGB之间的程序(盒带)的互换性，配置了已有的信息处理系统CGB用的8位CPU和新的信息处理装置用的32位CPU。因此，希望在信息处理系统CGB用的盒带插入时，以8位CPU系统动作，新的信息处理装置专用的游戏盒带插入时，以32位CPU系统动作。
因此必须有针对下面说明的3项问题的解决方案。
问题1)盒带上容纳的存储器和程序设置有识别是新的信息处理装置专用还是信息处理系统CGB用的功能。之后，通过把盒带装入新的信息处理装置使新的信息处理装置的CPU系统运转之前，自动选择适合于该盒带的驱动电压，并且识别适合于存储在该盒带上的程序的CPU。接着，切换供给安装的盒带的驱动电压后，必须使对应的CPU系统动作。
问题2)还有，为了在用新的信息处理装置中公共使用信息处理系统CGB用盒带和新的信息处理装置专用盒带，作为外部总线的连接器作成符合信息处理系统CGB的8位规格。结果，经该8位规格连接器在盒带和对应的CPU系统之间输送数据中，在盒带为信息处理系统CGB用的情况和新的信息处理装置专用的情况下，输送数据信号的位数为8位和32位而不同。另外，新的信息处理装置的CPU与信息处理系统CGB的CPU相比，使用的存储器空间大时，由于增加了地址信号的位数，应输送的数据宽度也增大。这样，对应于CPU和外部总线与各个数据宽度的不同组合，必须适当切换总线输送模式。
问题3)另外，在新的信息处理装置专用盒带中，对应于上述数据宽度的不同，即必须配置对应于经8位规格连接器可输送32位数据的总线输送模式的机构。
关于上述问题1，原来有把IC卡连接于连接器时移动滑动器来切换应输入到IC卡中的信号的技术(特开平8-180149号公报所示，下面作为现有技术1)。另外，有用在插入的存储卡中是否有凹部来切换供给存储卡的电源电压的存储卡用适配技术(特开平10-222621号公报所示，下面作为现有技术2)。
现有技术1和现有技术2表明根据IC卡(或存储卡)的形状切换提供给IC卡的电压或信号，但与此相应动作的中央处理装置如何动作根本未公开。
关于上述问题2原来的信息处理装置和游戏装置等配置处理器和ROM、RAM等存储器。处理器和这些存储器通过总线连接，通过处理器读出存储器的存储数据或向存储器写入数据。总线上有地址总线和数据总线分离的独立总线和由地址和数据(或上位地址和下位地址等)时分使用公共总线的的多路复用总线，这2种总线规格根据处理器或存储器规格来选择。
这里，对总线为分离方式或是多路复用方式进行切换的技术公开在特开平5-204820号公报(下面作为已有技术1)和特开平642263号公报(下面作为已有技术2)中。根据这些已有技术，一个处理器可访问分离方式的存储器(下面作为第一存储器)和多路复用方式的存储器(作为第二存储器)双方。
但是，已有技术1和已有技术2的情况下，由于对第一存储器输出的(或从第一存储器输入的)数据信号的位数与对第二存储器输出的(或从第二存储器输入的)数据信号的位数相同，所以不适用于数据信号的位数不同的多数种类的存储器。
已有技术1和已有技术2的情况下，中央处理装置对访问第一和第二存储器中的哪种的判断是基于地址空间作出判断的。因此，仅适合于在中央处理装置上同时并且固定地连接第一和第二存储器的情况，不适合于选择地并且可互换地连接器连接多种存储器(游戏盒带等)的任一个的情况。
另一方面，随着处理器技术的进步，信息处理装置和游戏装置等上采用的处理器的处理位数(还有地址信号的位数)有变大的倾向。处理器的数据处理位数(还有地址信号的位数)变大时，必须使用数据宽度大也对应地变大的存储器，但有时使用已有技术的数据宽度小的存储器很廉价。
信息处理装置和游戏装置等中，为了可与过去的软件互换，装载数据处理位数不同的多个处理器。装载了原来的多个处理器的游戏装置使用光学记录媒体，但在适用于使用存储卡的情况下，对应于各个处理器的多种程序盒带连接于游戏装置的连接器。连接盒带的连接器由于可公共使用的情况多，所以一个连接器上必须可连接数据信号的位数(还有地址信号的位数)不同的多种存储器。也就是说，公共总线上必须可连接数据宽度不同的多种存储器。
关于上述问题3，原来提出过针对地址信号的位数不同的2种存储器的技术，但另一方面，没有提出过针对数据信号的位数不同的2种存储器的技术。关于容纳的存储器和设置了识别程序是新的信息处理装置专用还是信息处理系统CGB用的功能的盒带中容纳的存储器，根本都未提及。
为解决上述问题1，本发明的目的是提供一种信息处理装置或游戏系统，在识别动作模式不同的新旧盒带(程序源)、可对应于该动作模式正确动作的信息处理装置中，对应于盒带切换提供给存储器的驱动电压的同时，通过切换CPU的动作模式，CPU可访问盒带内的存储器。
为解决上述问题2，本发明的目的是提供一种信息处理装置或游戏系统，在识别动作模式不同的新旧盒带(程序源)、可对应于该动作模式正确动作的信息处理装置中，通过对应于盒带切换对盒带的访问方法，即使因存储器种类使得对盒带的访问方法不同的情况下，可切换总线输送模式。
另外，本发明的目的是提供一种信息处理装置或游戏系统，由数据处理位数比较大的处理器访问数据位数比较小的存储器。
为解决上述问题3，本发明的目的是提供一种盒带(存储装置)，在识别动作模式不同的新旧盒带(程序源)、可对应于该动作模式正确动作的信息处理装置中，配置有这样的机构通过对应于盒带切换对盒带的访问方法，即使因存储器种类使得对盒带的访问方法不同的情况下，可切换动作模式，同时切换总线输送模式，还对应于可经数据宽度比较小的规格的连接器输送数据宽度比较大的数据的多路复用总线输送模式。
在一个最佳实施例中，为解决上述第1问题，本发明的信息处理装置包括盒带识别器、电压供给器和中央处理器，为的是自由拆卸地安装容纳以第一驱动电压驱动的第一存储器的第一盒带和以第二驱动电压驱动的第二存储器的第二盒带中的任何一个，根据在该安装的盒带内所容纳的存储器上存储的数据进行处理。第一盒带上设置用于与第二盒带进行区别的标识。盒带识别器根据标识识别第一盒带和第二盒带。电压供给器在盒带识别器把安装的盒带识别为第一盒带时供给第一电压、在识别为第二盒带时供给第二电压。中央处理器在供给第一电压时以第一模式启动、在供给第二电压时以第二模式启动。这样，通过识别出盒带后选择在盒带中容纳的存储器的驱动电压，可对盒带内容纳的存储器提供适当的驱动电压。另外，中央处理器对应于驱动电压来决定动作模式。
还有，在一个最佳实施例中，为解决上述第2问题，本发明的信息处理装置配备了盒带识别器、中央处理器、第一访问控制器、第二访问控制器和选择器，本发明的信息处理装置配备了具有第一数据宽度的外部总线，目的是自由拆卸地安装容纳具有第一数据宽度的第一存储器的第一盒带和容纳具有与第一数据宽度不同的第二数据宽度的第二存储器的第二盒带中的任何一个，经外部总线根据在该安装的盒带内所容纳的存储器上存储的数据进行处理。第二盒带上设置用于与第一盒带进行区别的标识器。盒带识别器根据标识器识别第一盒带和第二盒带。中央处理器访问存储在安装盒带内的存储器。第一访问控制器用通常的总线控制方法控制外部总线，使中央处理器访问第一存储器。第二访问控制器用与第一访问控制器的控制方法不同的方法控制外部总线，使中央处理器访问第二存储器。选择器在盒带识别器把安装的盒带识别为第一盒带时选择第一访问控制器、在识别为第二盒带时选择第二访问控制器。这样，通过基于盒带识别出盒带上容纳的存储器的数据宽度，信息处理装置可以适当的总线输送模式访问存储器。
还有，在一个最佳实施例中，为解决上述第3问题，本发明的存储装置配备了通用存储器和多路复用总线变换器，目的是内置在相对于信息处理装置可自由拆卸地安装的第一盒带内，存储信息处理装置执行或利用的数据。信息处理装置能够可自由拆卸地安装内部总线具有第一数据宽度的第一盒带和内部总线具有比第一数据宽度小的第二数据宽度的第二盒带的任何一个。另外，信息处理装置配备了具有与第二数据宽度相同的数据宽度的连接器、经连接器与第一或第二盒带连接时对第一盒带以多路复用总线输送模式进行访问而对第二盒带以通常的总线输送模式进行访问的中央处理器。通用存储器具有存储使中央处理器进行处理的数据的第一数据宽度。多路复用总线变换器时分控制中央处理器和通用存储器之间的地址和数据交换。这样，可对应于信息处理装置的多路复用总线输送模式进行数据交换。
本发明的这些和其它目的、特征、方面和效果通过参考附图阅读了下面的具体说明后变得更清楚。


图1是说明本发明的信息处理装置的原理的外观图；图2是说明图1所示的信息处理装置的原理的外观图；图3是表示针对图1所示的信息处理装置的第二游戏机使用第二盒带和第一盒带的状态的斜视图；图4是图1所示的信息处理装置的盒带识别方法的说明图；图5是识别使用光电传感器的盒带的方法的说明图；图6是表示图1所示的信息处理装置的系统结构的框图；图7是表示图6所示的信息处理装置的盒带识别功能部件结构的框图；图8是表示与对于图6所示的8位电路和32位电路的总线控制相关的部件的框图；图9是表示图1所示的第二盒带的详细结构的斜视图；图10是表示图6所示的第一和第二盒带的详细结构的框图；图11是表示包括图6所示的第一盒带的ROM和第二盒带的ROM及多路访问控制控制部的IC与连接器的连接状态的电路图；图12是表示图6所示的信息处理装置的盒带接口的说明图；图13是表示图6所示的第一和第二盒带上的存储器图(map)的说明图；图14是表示多路复用变换电路的结构的框图；图15是表示图6所示的第一和第二盒带的ROM和RAM以及读出/写入访问动作的定时图；图16是表示图6所示的信息处理装置的动作的流程图；图17是与根据与图7所示的例子不同的识别码的盒带识别处理相关的部件框图；图18是表示图17所示的信息处理装置的盒带识别方法的流程图；图19是与根据与图7和17所示的例子不同的短路状态的盒带识别处理相关的部件框图；图20是表示图19所示的信息处理装置的盒带识别方法的流程图；图21是表示已有的信息处理系统的结构的框图；图22是图21所示的已有信息处理系统CGB的外观图；图23是图21所示的盒带的外观图。
参考图1到图3说明把本发明的一个实施例的信息处理装置适用于游戏机(或者由该游戏机构成的游戏系统)的情况。图1和图2是用于说明本发明的游戏系统的一个实施例的原理的外观图。图3是表示对于作为本发明的游戏系统的特征的第二游戏机使用第二盒带和第一盒带的状态的斜视图。
图1和图3(a)中，该游戏系统包括使用作为游戏程序等的信息存储媒体的盒带20和/或40的2种便携游戏机等的第一游戏机10和第二游戏机30。另外，第一游戏机10相当于图21中的游戏机200，第一盒带20相当于图21中的程序源100。包括在第一游戏机10上可自由拆卸地使用的第一游戏机用盒带(后面简称为“盒带”或“游戏盒带”)20和在第二游戏机30上可自由拆卸地使用的第二游戏机用盒带40来构成。第一游戏机10使用性能低的CPU(例如，如后所述，和图5的8位电路361同等的CPU)，是处理能力低的低档机种(旧类型)。另一方面，第二游戏机30使用性能高的CPU(例如，比第一游戏机10的CPU处理能力高的16位或32位等的16位以上的CPU，如后所述，图5的32位电路362)，是高档机种。第二游戏机30为了交换需要配置了与第一游戏机10的CPU同等的CPU(后面说明，图5的8位电路361)。
第一盒带20的外壳21的形状为纵向长a1横向长b1的矩形形状(或大致为正方形)，其厚度选择为c1。该第一盒带20的一个主表面的左右两个侧面上形成防止表面和里面的逆差的倾斜面211。第一盒带20在外壳21中结构为内装安装了ROM22等的半导体存储器的电路基板(未示出，后面作具体说明)，该ROM22存储由与第一游戏机10的CPU或配置第二游戏机30的与第一游戏机10的CPU相同的CPU(后面说明的8位电路361)执行的游戏程序。ROM22的数据信号的位数为8位，地址信号的位数为16位，驱动电压为5V。第一盒带20的一个侧面上形成开口部212，从该开口部212露出在上述基板的一边形成的多个连接端子(未示出，后面具体说明)。通过上述电路基板上形成的多个连接端子构成边缘连接器(未示出)。
第一游戏机10包括外壳11，其一个主表面(图1(a)表示的表面)的上部区域附近形成液晶显示部12的同时，在下部区域附近配置移动方向指示开关13a和动作指示开关13b。第一游戏机1的另一主表面(图1(a)表示的里面)的上部区域附近形成安装第一盒带20用的盒带插入凹部(下面简称为插入凹部)14。该插入凹部14具有大致等于第一盒带20的外形尺寸(纵向×横向×厚度=a1×b1×c1)的凹部或空间以容纳或安装第一盒带20(即，即使比纵向的长度a1短也无妨)。插入凹部14的内部安装用于电连接第一盒带20和第一游戏机10内的CPU等的各种电子部件(后面具体说明)的连接器(未示出)。因此，插入凹部14中安装第一盒带20时，以把第一盒带20完全嵌入插入凹部14的状态电连接第一游戏机10的连接器和第一盒带20的电路基板的多个连接端子后来使用。此时，第一游戏机10把第一驱动电压(例如5V)提供给第一盒带20。
另一方面，第二盒带40的外壳41是纵向长度为比第一盒带20短的a2(a2＜a1)，横向长度为与第一盒带20相同的b1的平面形状，其厚度选择为与第一盒带20相同的c1。这样，由于第二盒带40的横向长度和厚度与第一盒带20相同，可把两个盒带插入到第二游戏机30的盒带插入凹部34中。另外，不言而喻，盒带20和40的横向长度和厚度方向根据本发明的宗旨来决定。外壳41的一个主表面的左右侧面部分上与第一盒带20同样形成倾斜面411。为在形状上把第二盒带40和安装第一盒带20的情况区别开，作为被检出部的一个例子的切入部412至少形成在左右之一侧面的插入方向的前端部分上(因设计上的原因，切入部412可设置在左右两侧的侧面部分上)。第二盒带40在其纵向方向的上部的边缘(上部边缘)的左右两方的至少一方(必要时为两侧)形成构成插入时的止动件的突出部413。因此，把第二盒带40的上边缘的宽度b2选择为比其下部的宽度b1(=第一盒带20的宽度)大一些。该第二盒带40内装电路基板(45)来构成，电路基板上安装存储由第二游戏机30的32位CPU(后面说明的32位电路362)执行的游戏程序的ROM(后面说明的图6的42，下面为在其他图中表示的部件时，用括号表示该参考序号)、存储备用数据的RAM(43)等的半导体存储器和多路访问控制部(44)等各种集成电路(IC)。ROM42的数据信号的位数为16位，地址信号的位数为24位，驱动电压为3.3V。RAM43的数据信号的位数为8位，地址信号的位数为16位，驱动电压为3.3V。第二盒带40的下面的侧面部分上形成开口部414，从该开口部414露出在电路基板(45)的一个边缘上形成的多个连接端子(或连接点，图9的46)。通过电路基板(45)上形成的多个连接端子(46)构成边缘连接器(47)。
第二游戏机30包括外壳31，其一个主表面(图1(b)表示的表面)中央区域附近形成液晶显示部32，同时夹住液晶显示部32的外侧的空闲区域中分别配置移动方向开关33a和动作指示开关33b。第二游戏机30的另一个主表面(图1(b)表示的里面)的上部区域附近形成安装第二盒带40的插入凹部34。该插入凹部34具有大致等于第二盒带30的外形尺寸(纵向×横向×厚度=a2×b1×c1)的凹部或空间以容纳或安装第二盒带30(即使纵向的长度比a2短也无妨)。插入凹部34的内部安装用于电连接第二盒带40和第二游戏机30内的CPU等的各种电子部件的连接器(37)。因此，插入凹部34中安装第二盒带40时，以把第二盒带40完全嵌入插入凹部34的状态使用。此时，第二游戏机30把第二驱动电压(例如3.3V)提供给第二盒带40。
接着，参考图2和图3(b)说明另外的第二盒带40、第一盒带20分别安装于第一游戏机10和第二游戏机30的情况。
如图2(a)所示，在第一游戏机10上安装第二盒带40时，第二盒带40的纵向长度a2比连接于第一游戏机10内的连接器所必须的纵向长度a1短，或者为把突出部413引入插入凹部14的横向外壳11的上边缘上，第二盒带40的连接端子(46)不以正常的数目连接于第一游戏机10的连接器。即，第二盒带40的连接端子(46)以离开第一游戏机10内的连接器的状态安装。因此，第一游戏机10的电源电压不供给第二盒带40的连接端子(46)，即不供给包括第二盒带40中内装的半导体存储器的各种IC部件，可有效防止半导体存储器等的各种IC部件被过电压破坏。
相反，如图2(b)和图3(b)所示，第二游戏机30上安装第一盒带40的情况下，由于第一盒带20的纵向长度a1比第二游戏机30的插入凹部34的纵向长度a2长(a2＜a1)，第一盒带20的连接端子电连接直到第二游戏机30内的连接器(37)。此时，由于纵向长度a2＜a1，第一盒带20的纵向长度方向的a1-a2(差)部分为从插入凹部34露出来的状态，第一盒带20安装在第二游戏机30上来使用。此时，第二游戏机30替代第二驱动电压(例如3.3V)而把第一驱动电压(5V)提供给第一盒带20(后面具体说明)。
因此，第一盒带20不仅可用于第一游戏机10还可用于第二游戏机30，确保对高档机种的互换性。另一方面，第二盒带40在第二游戏机30中可使用而在第一游戏机10中不可使用，即使误装载于第一游戏机10上，却由于不与第一游戏机10电连接，可有效防止过电压对半导体存储器等的破坏。
另外，第一盒带20和第二盒带40的驱动电压不同是为了作为高档机种用的盒带的第二盒带40节省功率目的，因为使用低电压驱动的半导体等电子部件。但是，在不希望这样的效果而不必要降低消耗功率的情况下，在两个游戏机中使用同样的电源电压也无妨。此时，第二游戏机30根据安装的是第一盒带20还是第二盒带40中的哪一个使切换供给盒带的电压不再必要。
接着，参考图4详细说明上述第一和第二盒带20和40的识别方法。图4是表示根据形状上识别第一和第二盒带20和40来通过盒带形状检出开关(下面称为检出开关)35检出每一个的方法的说明图。下面说明检出开关35区别第一盒带20和第二盒带40来进行检出的方法。
检出开关35使用例如二者择一的选择开关，设置在连接器37的附近。检出开关35选择地连接DC-DC转换器(383)的3.3V输出端子和5V输出端子的任何一个。电路连接来把选择的电源提供给连接于连接器37的盒带的电源端子。构成为初始状态下检出开关35选择3.3V。
在图4(a)中，表示出从横向看把第二盒带40插入第二游戏机30的插入凹部34之前和之后的状态。在本例子中，在插入凹部34的侧端附近设置检出开关35、把第二盒带40安装到插入凹部34的情况下，检出开关35因切入部412而不与第二盒带40接触。因此，检出开关35因为保持上述初始状态，，第二游戏机30检出是第二盒带40，供给第二盒带40用的电源(3.3V)。
另一方面，图4(b)表示出从横向看把第一盒带20插入第二游戏机30的插入凹部34之前和之后的状态。把第一盒带20安装到插入凹部34的情况下，外壳21上不形成切入部412，检出开关35被外壳21的前端部分按倒，从而第二游戏机30检出是第一盒带20，供给第一盒带20用的电源(5V)。
在图4所示的例子中，说明的是第二盒带40上设置切入部412的例子，但可不在第二盒带40而在第一盒带20上设置切入部。也可不是切入部，而是在与第二游戏机30的检出开关35对接的位置上设置突起。但是这些青况下，检出开关35的初始状态必须连接在5V输出端子上的位置，同时，以下的处理内容与图4所示的结构的情况不同。
在本例子中，详细说明的是第一和第二盒带20和40的识别通过使检出开关35机械接触第一和第二盒带20和40、根据第一和第二盒带20和40的形状不同来进行的。但是，也可能不使盒带形状检出开关35与第一和第二盒带20和40接触、通过非接触来识别第一和第二盒带20和40。作为这样的非接触型盒带识别例子，有光电传感式和读出开关式。
图5(a)和图5(b)中表示光电传感式的例子。图5(a)和图5(b)表示根据是否主透过光L来识别第一和第二盒带20和40的透过型的例子。在图5(a)和图5(b)的两种情况下，盒带形状检出开关35’和35”包括发光单元35a和光传感器35b。在图5(a)所示的情况下，还包括设置开口部418’的肋35s’。另一方面，在图5(b)所示的情况下，替代肋35s’设置没有开口部的肋35s”。把这样结构的肋35s’或肋35s”设置在第一和第二盒带20和40上、把发光单元35a和光传感器35b设置在插入凹部34内，从而通过光L是否透过来识别盒带。
在图5(c)和5(d)中，表示根据光L是否被反射来识别第一和第二盒带20和40的反射型的例子。在本例子中，盒带形状检出开关35’和35”在图5(c)和5(d)两种情况下包括光发送/接收单元35ab。在图5(c)所示的例子中，还包括上述肋35s’，在图5(a)所示例子中还包括与上述肋35s”’类似的，具有反射光L的反射面419的肋35r。把这样结构的肋35s’或肋35r设置在第一和第二盒带20和40上、把光发送/接收单元35ab设置在插入凹部34内，从而通过光L是否被反射来识别盒带。
除上述方法外，使用向第一和第二盒带20和40附加磁性体、通过该磁性体驱动在插入凹部34内设置的盒带形状检出开关35的选择器(35s)的读出开关方式，可识别第一和第二盒带20和40。
下面，参考图6说明该游戏系统和游戏机用盒带的系统框图。图6是该游戏机和游戏机用盒带的框图。另外，第一和第二盒带20和40在后面详细说明。
在图6中，该信息处理系统大致包括第一和第二盒带20和40以及第二游戏机30。第一和第二盒带20和40存储在第二游戏机30上执行图像显示游戏所必须的程序等的信息，如上所述，构成为可自由拆卸地连接于第二游戏机30。
第二游戏机30包括液晶显示器(也叫LCD)32、盒带用连接器37、中央处理单元(CPU)360和电源单元380。CPU360包括进行具有与已经销售的且性能低的机种(低档机种)的第一游戏机10上内置的CPU(未图示)相同的性能的8位运算处理的8位电路361和进行第二游戏机30上固有的性能的高级运算处理(例如32位运算处理)的32位电路362，是所谓的双处理器类型的单元。在8位电路361和32位电路362上经总线连接I/O缓冲控制器363，同时，还连接视频RAM(V-RAM)364、工作RAM(W-RAM)365、LCD控制器367和周边电路368。周边电路368进行声音处理、DMA(直接存取访问)、时间或输入输出控制等的处理。
在CPU360上连接液晶显示器32和电源单元380的同时，连接操作键33、声音放大器391和扬声器392。电源单元380包括电源381、电源开关382、DC-DC转换器383和电压检出IC384。该电源381最好由电池构成，经电源开关382向DC-DC转换器383供电。DC-DC转换器383变换从电源381供给的直流功率生成多个不同的直流电压(例如，-15V、2.5V、3.3V、5V和13.6V)。之后，CPU360对应于用户(或游戏者)对操作键33的操作执行在第一盒带20或第二盒带40上内装的ROM22或42上存储的程序，根据程序处理结果在LCD32上显示游戏图像的同时，从扬声器393输出声音(或声音效果)。
另外，CPU360上连接在插入凹部34上设置的连接器37。与连接器37相关联地设置选择类型的微转换器等的检出开关35。检出开关35如上所述检出第一盒带20和第二盒带40中的哪一个插入在插入凹部34中(即在第二游戏机30内安装)。例如，检出开关35在第二盒带40插入时检出有切入部412，从而检出安装了第二盒带40，在插入第一盒带20时对应于没有切入部412而检出安装了第一盒带20。接着，检出开关35检出第二盒带40时，选择3.3V电源电压提供给第二盒带40。另一方面，检出开关35检出第一盒带20时选择5V电源电压来提供给第一盒带20。CPU360包括切换电路369。该切换电路369响应于检出开关35的输出来启动8位电路361和32位电路362之一。
接着，在图7中表示在图6所示的第二游戏机30中识别第一和第二盒带20和40的部件框图。即，第二盒带40中，ROM42和RAM43构成3.3V接口存储器。3.3V接口存储器可以以多路复用模式进行数据输送(具体在后面说明)。接着，在第一盒带20中，ROM22作为5V接口存储器。
CPU360包括根据从电压检出IC384提供的寄存器362f的值选择地驱动8位电路361和32位电路362之一的切换电路369。具体说，32位电路362包括第二引导(boot)ROM362e、第二CPU核芯362a、寄存器362f和多路复用/8位总线控制器362b。这里所说的“第二”意思是在第二游戏机30上固有的32位运算。
之后，8位电路361包括第一引导(boot)ROM361c、第一CPU核芯361a和8位总线控制器361b。这里所说的“第一”意思是在第一游戏机10上固有的8位运算。
复位电路385对CPU360复位。
检出开关35具有二者择一的选择器35s。选择器35s选择地连接于DC-DC转换器383的3.3V输出端子和5V输出端子之一，把来自选择的输出端子的输出提供给插入在插入凹部34的第一或第二盒带20或40。在本例子中，选择器35s通常，即在盒带未插入于插入凹部34中的情况下，顺势连接于3.3V输出端子。也就是说，第二游戏机30中，存储器系统的驱动电压以3.3V为基准。
在本例子中，根据盒带种类(第一或第二盒带20或40之外)说明不同地选择输出电压的方法。如上所述，把第一盒带20插入插入凹部34中的情况下，在该部分与选择器35s对接的位置上设置检出开关35。
根据这样的结构，插入凹部34内插入第一盒带20时，选择器35s通过第一盒带20的对接部压向5V输出端子侧。随后，选择器35s离开作为标准位置的3.3V输出端子，在另外一侧的位置上保持成实际连接于5V输出端子的状态。选择器35s连接于5V输出端子后，第一盒带20和连接器37电连接，从DC-DC转换器383向第一盒带提供5V的DC输出。
另一方面，如上所述，第二盒带40在插入插入凹部34内的过程中，是与选择器35s不对接的形状。因此，即使在把第二盒带40安装到插入凹部34的过程结束的时刻，选择器35s顺势原样连接于3.3V输出端子。结果，从DC-DC转换器383向第二盒带40提供3.3V的DC输出。
图8是表示图7所示的8位电路361和32位电路362的详细框图。在图8中，8位电路361包括第一CPU核芯361a、第一访问控制器(8位总线控制器)361b和第一引导ROM361c。第一CPU核芯361a处理第一引导ROM361c上存储的开始程序的同时，作为根据第一盒带20上内置的ROM22上存储的第一游戏机用程序的游戏处理，经访问控制器361b访问内置在第一盒带20中的ROM22。
32位电路362包括第二CPU核芯362a、第二访问控制器(多路复用/8位总线控制器)362b和第二引导ROM362e。访问控制器362b具体包括多路复用总线控制器362c和8位总线控制器362d。第二CPU核芯362a处理引导ROM362e上存储的开始程序的同时，作为根据第二盒带40上内置的ROM42上存储的第二游戏机用程序的游戏处理，经访问控制器362b访问内置在第二盒带40中的ROM42和RAM43。具体说，多路复用·总线控制器362c读出控制第二盒带40的ROM42时，通过以第一定时向ROM42提供用于访问ROM42的地址数据A0～A23，以第二定时接收数据D0～D15来共用部分总线。8位总线控制器362d在第二盒带40上包含的RAM43上写入/或读出并控制数据时，进行与8位CPU同样的访问控制。对应于CPU访问ROM42或访问RAM43，选择多路复用总线控制器362c和8位总线控制器362d之一(具体在后面说明，对应于CPU访问的存储器空间来选择)。
接着，说明第二盒带40的内部结构。图9表示第二盒带40的详细结构的斜视图。在图9中，第二盒带40的外壳41分为上外壳41a和下外壳41b。下外壳41b在侧面和上边缘形成侧壁、在左右侧壁的内侧部分形成嵌合凹部415。嵌合凹部415附近的下外壳41b的内侧平面上形成确定电路基板45的位置的突起416，同时，形成突起部417。在上外壳41a上在与突起417相对的位置上设置突起部(未示出)，该上外壳41a的突起部通过正好进入突起部417和侧面侧壁之间而限制上外壳41a和下外壳41b的滑动，防止横向的弯曲。上外壳41a在与下外壳41b的侧壁相对的部分上形成与侧壁接合的肋，同时，在与嵌合凹部45相对的位置上形成接合凸部418。
电路基板45上安装内装ROM42和多路访问控制部44的1个芯片IC48，同时，必要时安装RAM43和缓冲放大器电池46。电路基板45适当电路连接ROM42、RAM43和电池46的同时，形成实现各部件与外部电连接的希望电路图案。此外，电路基板45的周边部分上形成与突起部416接合的切入部451。之后，电路基板45下面一边缘上在横向方向上以预定间隔形成多个连接端子46(46-1～32)。这些连接端子46-1～32从外壳41的开口部414露出，和第二游戏机30的连接器37连接。因此，通过电路基板45的下面的一边缘和上述边缘上形成的多个连接端子46-1～46-32构成边缘连接器47。边缘连接器47的结构，即电路基板45的一个边缘的形状和多个连接端子的位置、间隔以及端子数目与第一盒带20相同。
本实施例中，虽然把ROM42和多路访问控制部44作在1个芯片IC上，但是把独立的多路访问控制部44配线连接于ROM42也无妨。根据这样的结构，可容易制造存储器。不言而喻，ROM42和ROM22可以是不可再写入的掩模ROM，也可以是可再写入的快速ROM等。
下面，说明第一和第二盒带20和40的详细结构。图10是详细表示第一和第二盒带20和40的框图，图11是表示包括第一盒带20的ROM22和第二盒带40的ROM42以及多路访问控制部44的IC48与连接器47的连接状态的电路。如图10(a)和图11所示，第一盒带20上包含的ROM22具有多个读出端子。这些读出端子例如包括连接于16位地址总线的地址端子A0～A15、连接于8位数据总线的数据端子DO～D7、控制信号端子(/WR写入杆(bar)、/RD读出杆、/CS芯片选择杆)和电源端子(VDD)等，分别连接于连接端子46-1～32。第二盒带40上包含的IC48为在一个芯片上形成ROM42和多路访问控制部44的IC，具有多个读出端子。IC48的读出端子包括多路复用24位的地址数据中的下面16位的地址数据和16位的数据(多路复用方式)的端子A0/D0～A15/D15、用于24位地址数据中的上面8位的地址数据的端子A16～A23、控制信号端子(/WR、/RD、/CS、/CS2)和电源端子(VDD)等。另外，端子A0/D0～A15/D15把边缘连接器47的一部分端子(46-6～21；连字符后的数字对应于后面的图12所示的端子序号6～21)分摊到第一定时和第二定时来多路使用(多路复用方式)。
如图10(b)所示，第二盒带40中，/CS信号连接于IC48(ROM42)，/CS2连接于RAM43。即，输出/CS信号时，激励IC48(ROM42)，输出/CS2信号时激励RAM43。/CS信号和/CS2信号根据来自第二CPU核芯362a的地址数据由地址控制部362b输出，但关于这一点在后面说明。
接着，说明第一和第二盒带20和40的盒带接口。图12是表示第一盒带20和第二盒带40的各个端子的使用目的或各个功能之间的关系的图。在图12中，左端列出的纵轴方向(NO.栏)中表示连接端子46-1～32的序号(1～32)，横轴方向上分别表示访问第一游戏机10用的第一盒带20(ROM22栏)、第二游戏机30用的第二盒带40的ROM42(ROM42栏)和第二游戏机30用的第二盒带40的RAM43(RAM43栏)时各个端子的功能。这里，访问第二盒带40的RAM43时，连接端子46-1～29、46-32与第一盒带20相同。但是，访问第二盒带40的ROM42时，把46-6～29用作第一定时中的地址端子A0～A23(即端子A16～A23为上面地址)。连接端子46-6～21在第二定时中用作数据端子D0～D15。因此，连接端子46-6～21在第一定时的情况下成为地址线、在第二定时的情况下成为数据线，因此即使相同的端子或线，也被多路复用(或通过多路复用方式)为具有不同含义的信号线。因此，下面的说明中，以记号AD0～AD15表示连接端子46-6～21，与仅作为地址总线使用的连接端子46-22～29的记号A16～A23区别地来说明。
第二游戏机30安装第二盒带40的情况下，32位电路362被启动。32位电路362的内部数据信号是32位的。另一方面，正如上述，由于盒带接口的数据信号的端子为16位，输入输出32位数据时，以16位为单位分两次输入输出数据。
接着，说明第二游戏机30中的存储器空间。图13(a)是表示从第二游戏机30的CPU360的32位电路362看去的存储器空间的存储器图，图13(b)是表示从8位电路361(或第一游戏机10的CPU)看去的存储器空间的存储器图。如图13(a)所示，在32位电路362中，对地址00000000h～08000000h分配内部ROM、内部RAM、I/O和寄存器等。对地址08000000h～0E000000h分配ROM42，对地址0E000000h～0E00FFFF h分配RAM43。
从第二游戏机30访问第二盒带40时、访问ROM42时以及访问RAM43时的切换处理如下进行。首先，第二CPU核芯362a输出08000000h～0E000000h的范围的地址时，访问控制部362b访问输出/CS信号的ROM42。另一方面，第二CPU核芯362a输出0E000000h～0E00FFFF h的范围的地址时，有效地访问输出/CS2信号的RAM43。
另一方面，如图13(b)所示，8位电路361中，对于地址0000h～8000h分配内部ROM、内部RAM、I/O和寄存器等，对地址8000h～FFFFh分配ROM22。
接着，说明使用可进行顺序访问的地址计数器的多路复用变换。图14是为实现上述多路复用方式的访问在第二盒带40上设置的多路访问控制部44的结构图。在图14中，多路访问控制部44为实现切换顺序访问和随机访问由使用地址计数器441的多路复用变换电路构成。该地址计数器441使用24位计数器，具有保持地址数据和步进两种功能。多路访问控制部44的输入输出端子中，输入到地址计数器441的A[23:16]表示上面地址A23～A16，意思是把AD[15:0]时分地共用于下面地址A15～A0和数据总线D15～D0。另外，地址计数器441的端子LOAD上输入/CS信号(芯片选择杆，但记号[/]表示低驱动)，端子CLOCK上输入/RD信号(读出杆)。基于这4种输入，地址计数器441输出用于访问ROM42的存储器地址总线MA[23:0]信号。ROM42的总线上连接的数据总线MD[15:0]连接于端子46-6～21的AD[15:0]、输出数据D15～D0。
接着，说明ROM42、RAM43和ROM22的读出/写入访问操作。图15是第二游戏机30对第一盒带20的存储器(ROM22)和第二盒带40的存储器(ROM42和RAM43)进行读出/写入访问的动作的定时图。尤其，图15(a)表示第二盒带40的ROM42的读出动作，图15(b)表示RAM43的写入动作，图15(c)表示RAM43的读出动作，图15(d)表示第一盒带20的ROM22的读出动作。第一游戏机10对第一盒带20的ROM22进行读出动作时与图15(d)相同。
在图15(a)中，从上面开始CK顺序表示系统时钟波形，AD[15:0]表示图12所示的连接端子的序号6～21的地址A0/数据D0～A15/D15的地址和数据的多路复用输送动作，/CS同样表示图12所示的序号为5的连接端子的芯片选择杆的动作，/RD也表示图12所示的序号为4的连接端子的读出杆的动作，A[23:16]表示对于图12所示的序号为22～29的连接端子的地址A16～A23的地址输出，之后最下面的t0～t13表示系统时钟CK上升沿上同步的时刻。
读出ROM42的数据时，可选择地进行随机访问和顺序访问。即，第二游戏机30的多路复用总线控制器362c从第二CPU核芯362a输出地址数据时，以第一定时(例如时钟t1,t9)输出/CS信号的同时，向总线A[23:16]和AD[15:0]输出地址数据。地址计数器441在/CS信号的下降沿装载(或锁存)从总线A[23:16]提供的上面地址数据和总线AD[15:0]提供的下面地址数据，读出计数值，作为地址数据A0～A23(MA[23:0])供给ROM42。接着，多路复用总线控制器362c以第二定时(例如时刻t3)输出/RD信号。多路访问控制部44把在/RD下降沿从ROM42读出的数据D0～D15(MD[15:0])输出到端子46-6～21(AD[15:0])，经第二游戏机30的I/O缓冲控制器363提供给32位电路362。
地址计数器441/RD信号输入到端子CLOCK以使该计数值步进到信号/RD输出的每一个。因此实现顺序访问控制。
这样，ROM42在时刻t1～t4之间作随机访问控制、在时刻t5～t8之间作顺序访问控制、在时刻t9～t12之间再作随机访问控制。即，在时刻t1和t8之间把/CS信号设定为低。另一方面。在中间的时刻t3～t4、时刻t5～t6和时刻t7～8之间，/RD信号间歇地设定成低。在这样的状态，从时刻t1之前直到时刻t2之后在AD[15:0]上读出并输出地址后，从时刻t4之前直到时刻t9之前作顺序访问，把数据过渡到3个块(block)而顺序读出。时刻t9以后进行随机访问控制。
所谓顺序访问，是读出连续的地址的存储器内容的情况下的控制方法。也就是说，地址连续的情况下，不必要从CPU输出地址，仅用控制信号(/RD)就能对存储器的地址作向上计数。即，仅不必要输出地址的部分就能高速地读出数据。开始执行程序时，通过预先汇总程序数据而顺序读出，可平滑地启动程序。
所谓随机访问是读出不连续的地址的存储器内容时的控制方法，读出存储器时必须输入地址，数据读出慢。
如上所述，在IC48中，采用组合随机访问控制和顺序访问控制访问的多路复用方式，其理由如下。即，多路复用的总线的一个优点是接口总线的端子数(根数)少也能完成功能，另一方面，连接端子的一部分共同用于地址总线和数据总线，因此仅在输入地址后才能输出数据，与通常的总线相比，访问速度减慢。但是，这个问题可通过上述的顺序控制得到改善。其中，为执行顺序控制，在存储器侧必须要有对应于顺序访问的特殊电路(地址计数器)。
另一方面，RAM43的写入或读出或者ROM22的读出通过随机访问来实现。这个动作的定时图如图13(b)～(d)所示。这种情况下的访问如上所述由于分别用地址总线和数据总线，所以不仅可用多路复用方式而且可用通常的访问方式进行。
接着，说明该游戏系统(尤其是第二游戏机30)的动作。图16是说明该游戏系统的具体动作的流程图。首先，游戏者开始，在步骤S1用户把第一或第二盒带20或40中的任何一个插入插入凹部34、安装于第二游戏机30上的同时，连接于连接器37。之后，在步骤S2中用户接通电源开关382后进行下面的处理。
首先在步骤S3中基于检出开关35的选择器35s的状态判断安装的盒带是第一盒带20还是第二盒带40。
在步骤S3中判断为第二盒带40时，进行到步骤S4，进行安装第二盒带40时的处理。即，在步骤S4中，根据选择器35s连接于断开侧而选择从DC-DC转换器383产生的电源电压(3.3V)，将其提供给第二盒带40，处理进行到步骤S5。
在步骤S5中，为存储保持安装第二盒带40，在存储盒带种类的寄存器362f上装载逻辑“1”(高电平)。之后，处理进行到步骤S6。
在步骤S6中，复位电路385解除CPU360的复位来启动它。接着，处理进行到步骤S7。
在步骤S7中，启动CPU360内的第二游戏机30用的32位电路362时，执行第二CPU核芯362a在第二引导ROM362e上存储的启动程序。接着，处理进行到步骤S8。
在步骤S8中，第二CPU核芯362a根据盒带种类寄存器362f上存储的值为“1”而进行到步骤S9。
在步骤S9中，接着继续基于第二引导ROM362e的程序的处理。之后，处理进行到步骤S10。
在步骤S10中，使访问控制部362b动作，进行第二盒带40内的ROM42的读出控制(必要时控制RAM43的读出写入)。此时，ROM42的读出控制如上所述以多路复用方式进行。换言之，在1次访问之后，在第一定时产生地址数据A0～A25(下位地址)和A16～A24(上位地址)，经端子46-6-29供给ROM42，在第二定时中，经端子46-6～21读出数据D0～D15。由此，端子46-6～21被多路复用。这样的总线切换由多路访问控制部44进行。RAM43的写入读出控制不多路复用端子(并非多路复用方式)，通过通常方式进行。那么，处理进行到步骤S11。
在步骤S11中，第二CPU核芯362a执行从ROM42读出的第二游戏机用的游戏程序，生成游戏图像在液晶现实器32上显示的同时，把游戏效果声音输出到扬声器392。接着处理进行到步骤S12。
在步骤S12中，判断游戏是否结束，判断为游戏没有结束时，返回步骤S10，直到游戏结束之前都反复步骤S10或步骤S11的动作。
另一方面，第一盒带20安装于第二游戏机30上时，上述的步骤S3中，检出开关35检出没有切入部412，判断为安装着第一游戏机用的第一盒带20。判断为第一盒带20时，处理进行到下面的步骤S21。
在步骤S21中，进行安装了第一盒带20的情况下的处理。即，基于检出开关35连接于接通侧，由检出开关35选择从DC-DC转换器383产生的电源电压(5V)，提供给第一盒带20。之后处理进行到步骤S22。
在步骤S22中，为存储保持安装第一盒带20，在存储盒带种类的寄存器362f上装载逻辑“0”(低电平)。之后，进行与上述步骤S6和S7相同的处理，接着，在步骤S8中判断寄存器的值为逻辑“0”，进行到步骤S23。
在步骤S23中，启动切换电路369，从32位电路362切换为8位电路361。之后处理进行到步骤S24。
在步骤S24中，不启动第二CPU核芯362a的同时，启动第一CPU核芯361a。之后处理进行到步骤S25。
在步骤S25中，第一CPU核芯361a执行在第一引导ROM361c上存储的启动程序。接着，处理进行到步骤S26。
在步骤S26中，8位总线控制器316b进行内置在第一盒带20上的ROM22的读出控制。此时，以如图15(d)所示的定时产生用于第一CPU核芯361a的处理的地址数据。接着，处理进行到步骤S27。
在步骤S27中，基于从第一盒带20的ROM22读出的8位游戏机用游戏程序，执行第一游戏机用的游戏处理。接着处理进行到步骤S28。
在步骤S28中，判断游戏是否结束，判断为游戏没有结束时，返回步骤S26，直到游戏结束之前都反复步骤S26或步骤S27的动作。
下面，参考图17、18、19和20说明作为盒带识别装置的上述以外的例子。
首先，参考图17和18，说明的例子是在盒带内设置的存储媒体上存储对应于该盒带的种类的识别码，通过在接通电源时读出该识别码，识别盒带是第二盒带40还是第一盒带20。
在图17中，与图7同样，表示与上述第一和第二盒带20和40的识别相关的部件框图。在本例子中的第二游戏机30r将图7所示的第二游戏机30中的第二盒带40和检出开关35分别替换为第二盒带40r和电压选择器38。另外，去掉了第二游戏机30的电压检出器384和寄存器362f。电压选择器38连接于32位电路362，通过32位电路362输出的控制信号控制。
第二盒带40r上替代切入部412，把识别其自身的种类的识别码记录在3.3V接口存储器42和43内设置的识别码区域421中。电压选择器38是与检出开关35同样选择DC-DC转换器383的输出的开关。但其动作并非机械的而是电子方式进行。这种变更结果是在本例子中不再需要图7所示的电压检出器384和寄存器362f。为将具有如上所述的变更点的CPU和信息处理装置识别为图7表示的CPU360与第二游戏机30，将其分别称为CPU360r和第二游戏机30r。
接着，说明上述的第二游戏机30r中的利用识别码来识别盒带的情况的动作。第二游戏机30r的电源接通时，向第一或第二盒带20或40上提供3.3V电压。接着，启动第二CPU核芯362a。
第二CPU核芯362a读出第一或第二盒带20或40内的存储器特定区域中存储的识别码。读出成功时，在读出的识别码为表示第二盒带40r的代码的情况下，第二CPU362a继续处理。
另一方面，读出的识别码不表示第二盒带40r时，或者读出识别码失败时，盒带识别为第一盒带20。结果，32位电路326使电压选择器38选择5V电压。接着，第二CPU核芯362a启动切换电路369。
切换电路369停止第二CPU362a的同时启动第一CPU核芯361a。
接着，参考图18所示的流程图说明本例子中的第二游戏机30r的动作。该图所示的流程图中，从图16所示的流程图去掉步骤S3、S5、S6、S21和S22，把步骤S7替换为步骤S116、把步骤S8替换为步骤S118，另一方面，在步骤S118与步骤S23之间新插入步骤S120。
下面以本例子中固有的步骤为重点说明第二游戏机30r的动作。首先，在步骤S1中，第一或第二盒带20或40插入第二游戏机30r的插入凹部34中。接着在步骤S2中，用户把第二游戏机30r的电源开关382接通。
在步骤S4中，经电压选择器38从DC-DC转换器383向盒带提供3.3VDC。接着处理进行到下面的步骤S116。
在步骤S116中，启动CPU360r中的第二CPU核芯362a，开始执行第二引导ROM362e上记述的处理。接着，读出插入的盒带识别码区域中存储的识别码。即，连接器37上插入第二盒带40r时，从识别码区域421读出识别码。
另一方面，连接器37上插入第一盒带20的情况下，不能读出表示如上所述的第二盒带40r的识别码。接着处理进行到下面的步骤S118。
在步骤S118中，基于在步骤S116中读出的识别码的内容，判断插入连接器37的盒带种类。在本例子中，判断插入的盒带是否为第二盒带40r。
为“是”时，即判断为第二盒带40r时，处理执行前面所述的步骤S9～S12的处理。
另一方面，在步骤S118中为“否”时，即，判断盒带不是第二盒带40r而为第一盒带20时，处理进行到步骤S120。
在步骤S120中，由电压选择器38选择5V替代3.3V。接着，处理执行前面所述的步骤S23～S28。
这里，步骤S116和S118中的处理还要更详细说明。安装第二盒带40r时，处理如上所述。另一方面，安装第一盒带20时，由于步骤S4提供3.3V电压，在步骤S116中，即使对第一盒带20进行访问也不能正常进行。即使顺利访问，第一盒带20上不存在识别码区域421本身。结果，在步骤S116中，由于不读出第一盒带20的识别码，安装了第一盒带20，则判断为“否”。
共用第二盒带40r和第一盒带20的驱动电压(例如3.3V)，另外，如果把用于用公共的总线控制(例如独立的总线控制)访问的识别码存储的专用存储器以其他方式容纳在盒带内，则第二CPU核芯362a与盒带种类无关，可访问专用存储器，从识别码区域421或第一盒带20的识别码区域可正确读出盒带识别码。
接着，参考图19和图20说明识别利用信号线的短路的第一和第二盒带20和40的种类的方法。在图19中与图17同样，表示与上述的第一和第二盒带20和40的识别处理相关的部件框图。
本例子中的第二游戏机30rr在将图7所示的第二游戏机30中的第二盒带40和检出开关35分别替换为第二盒带40rr和电压选择器38，同时在插入凹部34中新设置从电压选择器38延伸的2根信号线W。之后，在第二盒带40rr上设置在安装于插入凹部34中的状态下把2根信号线W短路的短路线S。
根据这种构成的第二游戏机30rr中，即使第一盒带20插入插入凹部34中，信号线W不被短路。但是，如果把第二盒带40rr安装于插入凹部34中，通过短路线S把2根信号线W短路。第二游戏机30rr通过检出这2根信号线W的短路状态识别盒带种类。电压选择器38根据该信号线W的短路状态选择3.3V和5V之一。
通过2根信号线W的短路识别第一盒带20或第二盒带40rr时的第二游戏机30rr的动作与利用识别码识别第一盒带20或第二盒带40的第二游戏机30r的情况相同，但是，在第二游戏机30rr中，第二CPU核芯362a替代读出识别码而检出信号线的短路状态。此时，由于仅检出短路状态，即使安装第一盒带20提供3.3V电压时，也能正确检出短路状态。
接着，参考图20所示的流程图说明本例子中的第二游戏机30rr的动作。该图所示的流程图中，从图16所示的流程图中去掉步骤S3，在步骤S2与步骤S4和步骤S21之间新插入步骤S104。
下面，以本例子中固有的步骤为重点说明本例子的第二游戏机30rr的动作。首先，在步骤S1中，把盒带插入第二游戏机30rr的插入凹部34中。接着在步骤S2中，用户把第二游戏机30rr的电源开关382接通。
在步骤S104中，判断信号线W短路与否。
为“是”时，即判断为信号线W通过设置在第二盒带40rr上的短路线S短路时，执行上述步骤S4～S12的处理。
另一方面，为“否”时，即判断为第一盒带20由于没有短路线S而未短路信号线W时，执行上述步骤S21～S28的处理。
在上述本发明中，作为低档机种的第一游戏机10用的盒带20可用于作为高档机种的第二游戏机30中，确保游戏盒带(游戏软件)互换性的同时，通过安装高档机种和低档机种之一，可自动切换使用以进行适合于安装的机种的访问控制。
在本发明中，对盒带的供给电压和访问方法即使在因内置的存储器的种类不同而不同的情况下，通过识别盒带、基于识别结果切换供给电压和中央处理装置的动作模式，得到可访问盒带内的存储器的效果。
在本发明中，信息处理装置和游戏装置中，采用数据处理位数比较大的处理器时，即使连接器数据宽度不够大，可把对应于处理器的数据处理位数的数据位数的存储器连接于共用总线。信息处理装置和游戏装置等中，为了软件互换性而装载数据处理位数不同的多种处理器时，可把对应于各个处理器的存储器连接于公共总线来访问。
本发明中，不仅提供对应于地址信号的位数不同的2种存储器，也提供对应于数据信号位数不同的两种存储器的多路复用总线输送模式技术，同时还提供在设置了识别是第二游戏机30专用还是信息处理系统CGB用的功能的盒带上容纳的存储器。
以上详细说明了本发明，但是前面的说明在任何方面不超出本发明的实施例，并不对其范围作限定。不言而喻在不脱离本发明的范围的情况下，可进行各种改变和变形。
权利要求
1．一种信息处理装置，配置具有第一数据宽度的外部总线，自由拆卸地安装第一盒带和第二盒带中的任何一个，其中第一盒带容纳具有第一数据宽度的第一存储器，第二盒带容纳具有与第一数据宽度不同的第二数据宽度的第二存储器，经该外部总线，根据在该安装的盒带内所容纳的存储器上存储的数据进行处理，包括在所述第二盒带上设置用于与所述第一盒带进行区别的标识装置；根据所述标识装置识别所述第一盒带和所述第二盒带的盒带识别装置；访问所述安装的盒带内容纳的存储器的中央处理装置；用通常的总线控制方法控制所述外部总线，来使所述中央处理装置访问所述第一存储器的第一访问控制装置；用与所述第一访问控制装置的控制方法不同的方法控制所述外部总线，使所述中央处理装置访问所述第二存储器的第二访问控制装置；在所述盒带识别装置把安装的盒带识别为所述第一盒带时选择所述第一访问控制装置、在识别为所述第二盒带时选择所述第二访问控制装置的选择装置。
2．根据权利要求1的信息处理装置，其特征在于所述第二数据宽度比所述第一数据宽度大，所述第二访问控制装置通过时分使用所述外部总线来进行所述中央处理装置与所述第二存储器之间的地址和数据的交换。
3．根据权利要求2的信息处理装置，其特征在于所述第二访问控制装置进行时分控制，使得以第一定时把所述外部总线用于地址信号、以第二定时而用于数据信号。
4．根据权利要求1的信息处理装置，其特征在于所述标识装置是所述第一盒带和所述第二盒带不同的形状，所述盒带识别装置接触所述安装的盒带、根据所述形状识别该安装的盒带是所述第一还是所述第二盒带。
5．根据权利要求2的信息处理装置，其特征在于还包括所述第二盒带还容纳具有所述第一数据宽度的第三存储器，在所述盒带识别装置识别出安装的盒带是所述第二盒带时，判断所述中央处理装置对所述第二存储器和第三存储器中的哪个作访问的判断装置，所述第二访问控制装置在所述判断装置判断为对所述第二存储器的访问时时分控制所述外部总线、在判断为对所述第三存储器的访问时以通常的总线控制方法控制所述外部总线。
6．根据权利要求5的信息处理装置，其特征在于把所述中央处理装置访问所述第二存储器的地址空间分配给第一地址空间，把所述中央处理装置访问所述第三存储器的地址空间分配给第二地址空间，所述判断装置指定所述第一地址空间时判断为对所述第二存储器访问，在指定所述第二地址空间时判断为对所述第三存储器访问。
7．根据权利要求1的信息处理装置，其特征在于所述中央处理装置具有以所述第一数据宽度动作的第一运算功能；以所述第二数据宽度动作的第二运算功能；所述选择装置在所述盒带识别装置把安装的盒带识别为所述第一盒带时选择所述第一运算功能、在识别为所述第二盒带时选择所述第二运算功能。
8．根据权利要求1的信息处理装置，其特征在于所述第二盒带包括保持从所述中央处理装置输出的地址值的地址保持装置；和对应于从所述中央处理装置输出的控制信号增加所述地址保持装置的保持值的增加装置，通过把所述地址保持装置的保持值指定为地址值而进行顺序访问。
9．根据权利要求1的信息处理装置，其特征在于所述标识装置是存储表示盒带的种类的识别码并且在所述第二盒带内容纳的存储器，所述盒带识别装置读出所述识别码，根据所述识别码识别该安装的盒带是所述第一和第二盒带中的哪一个。
10．根据权利要求1的信息处理装置，其特征在于所述标识装置是取短路状态和非短路状态之一的两条信号线，所述盒带识别装置检出所述两条信号线的短路状态，根据所述短路状态识别该安装的盒带是所述第一和第二盒带中的哪一个。
11．一种存储装置，内置在相对于信息处理装置可自由拆卸地安装的第一盒带内，存储该信息处理装置执行或利用的数据，所述信息处理装置配备能够自由地拆卸地安装内部总线具有第一数据宽度的第一盒带和内部总线具有比该第一数据宽度更小的第二数据宽度的第二盒带中的任一个、具有与所述第二数据宽度相同数据宽度的连接器；和经该连接器连接第一或第二盒带时以多路复用输送模式对该第一盒带进行访问、以通常总线输送模式对该第二盒带进行访问的中央处理装置；还配置具有存储使所述中央处理装置进行处理的数据的所述第一数据宽度的通用存储器；和时分控制所述中央处理装置与所述通用存储器之间的地址和数据交换的多路复用总线变换装置。
12．根据权利要求11的存储装置，其特征在于所述多路复用总线变换装置配置有保持从所述中央处理装置输出的地址值的地址保持装置；和对应于从所述中央处理装置输出的控制信号，增加所述地址保持装置的保持值的增加装置，把所述地址保持装置的保持值输出到所述通用存储器，在所述中央处理装置中对该通用存储器进行顺序访问。
13．根据权利要求11或12的存储装置，其特征在于所述通用存储器与所述多路复用总线变换装置在1个芯片上构成。
14．根据权利要求11的存储装置，其特征在于所述通用存储器的数据宽度比所述第二盒带上容纳的存储器的数据宽度大。
15．一种盒带，经具有第一数据宽度的连接器自由拆卸地安装于信息处理装置，包括存储在所述信息处理装置中进行处理的数据、具有比所述第一数据宽度更大的第二数据宽度的通用存储器；指定对所述通用存储器的访问方法为多路复用方式的标识装置，和时分控制所述信息处理装置与所述通用存储器之间的地址和数据交换的多路复用总线变换装置。
16．根据权利要求15的盒带，其特征在于所述标识装置是由盒带的形状标识的装置。
17．根据权利要求15的盒带，其特征在于所述信息处理装置在所述连接器上安装容纳具有所述第一数据宽度的存储器的其他盒带时，选择地把所述其他的盒带可自由拆卸地安装于所述连接器。
18．根据权利要求15的盒带，其特征在于所述信息处理装置访问盒带内容纳的存储器时，选择通常的总线输送模式和多路复用总线输送模式，所述标识装置被用来对所述信息处理装置选择多路复用总线输送模式。
19．根据权利要求17的盒带，其特征在于所述信息处理装置具有以所述第一数据宽度动作的第一运算功能和以所述第二数据宽度动作的第二运算功能，所述标识装置被用来对所述信息处理装置操作所述第二运算功能。
20．根据权利要求15的盒带，其特征在于所述标识装置是存储表示盒带种类的识别码并且在盒带内容纳的存储器。
21．根据权利要求15的盒带，其特征在于所述标识装置是取短路状态和非短路状态之一的2根信号线。
22．一种信息处理装置，可自由拆卸地安装容纳以第一驱动电压驱动的第一存储器的第一盒带和容纳以第二驱动电压驱动的第二存储器的第二盒带中的任何一个，根据在该安装的盒带内所容纳的存储器上存储的数据进行处理，所述第一盒带上设置用于与所述第二盒带进行区别的标识装置，并具有根据所述标识装置识别所述第一盒带和所述第二盒带的盒带识别装置；在所述盒带识别装置把安装的盒带识别为所述第一盒带时供给所述第一电压、在识别为所述第二盒带时供给所述第二电压的电压供给装置；在供给所述第一电压时以第一模式启动、在供给所述第二电压时以第二模式启动的中央处理装置。
23．根据权利要求22的信息处理装置，其特征在于所述电压供给装置包括供给所述第一电压的第一输出装置；供给所述第二电压的第二输出装置，所述盒带识别装置在所述盒带安装之前顺势连接于所述第一输出装置，同时，在安装所述第二盒带时连接于所述第二输出装置，同时，在安装所述第一盒带时又原样连接于该第一输出装置。
24．根据权利要求22的信息处理装置，其特征在于所述电压供给装置包括检出供给盒带识别装置的电压的电压检出装置，所述中央处理装置根据启动程序启动，根据所述电压检出装置检出的电压以所述第一模式和所述第二模式之一动作。
25．根据权利要求24的信息处理装置，其特征在于所述中央处理装置包括以所述第一模式驱动的第一运算装置和以所述第二模式驱动的第二运算装置，还备用对应于所述电压检出装置检出的电压选择地仅使所述第一运算装置和所述第二运算装置之一执行的运算装置切换装置。
26．根据权利要求22的信息处理装置，其特征在于所述标识装置是所述第一盒带和所述第二盒带的形状不同，所述盒带识别装置与所述安装的盒带接触，根据所述形状的不同，识别该安装的盒带是所述第一和第二盒带中的哪一种。
27．一种盒带，可自由拆卸地安装在信息处理装置上，所述信息、处理装置配有以第一或第二模式动作的中央处理装置、可安装容纳对应于该第一模式的存储器的盒带或容纳对应于该第二模式的存储器的盒带中的任何一个的连接器、对应于安装在该连接器上的盒带种类选择第一或第二电压来提供给该盒带的电压供给装置以及在该电压供给装置供给第一电压时把该中央处理装置的动作模式设定为第一模式的动作模式设定装置，配置存储所述信息处理装置执行或利用的数据、以第一电压驱动并且对应于所述第一模式的存储器和对所述电压供给装置指定作为所述存储器的驱动电压的第一电压的标识装置。
28．根据权利要求27的盒带，其特征在于所述电压供给装置包括供给所述第一电压的第一输出装置和供给与所述第一电压不同的第二电压的第二输出装置，在所述盒带安装之前顺势连接于所述第一输出装置，同时，在安装所述盒带时原样连接于该第一输出装置，安装其他盒带时连接于所述第二输出装置。
29．根据权利要求27的盒带，其特征在于所述电压供给装置包括检出供给所述盒带识别装置的电压的电压检出装置，所述中央处理装置根据启动程序启动，根据所述电压检出装置检出的电压，以所述第一模式和所述第二模式之一动作。
30．根据权利要求29的盒带，其特征在于所述中央处理装置包括以所述第一模式驱动的第一运算装置和以所述第二模式驱动的第二运算装置，还备用对应于所述电压检出装置检出的电压选择地仅使所述第一运算装置和所述第二运算装置之一执行的运算装置切换装置。
31．根据权利要求27的盒带，其特征在于所述标识装置是由所述盒带形状标识的装置。
32．一种信息处理装置，配置具有第一数据宽度的外部总线，可自由拆卸地安装第一盒带和第二盒带中的任何一个，其中第一盒带容纳具有第一数据宽度的第一存储器，第二盒带容纳具有与第一数据宽度不同的第二数据宽度的第二存储器，经该外部总线根据在该安装的盒带内所容纳的存储器上存储的数据进行处理，在所述第二盒带上设置用于与所述第一盒带进行区别的标识，包括根据所述标识识别所述第一盒带和所述第二盒带的盒带识别器；访问所述安装的盒带内容纳的存储器的中央处理器；用通常的总线控制方法控制所述外部总线来使所述中央处理器访问所述第一存储器的第一访问控制器；用与所述第一访问控制器的控制方法不同的方法控制所述外部总线，使所述中央处理器访问所述第二存储器的第二访问控制器；在所述盒带识别器把安装的盒带识别为所述第一盒带时选择所述第一访问控制器、在识别为所述第二盒带时选择所述第二访问控制器的选择器。
33．一种存储器，内置在相对于信息处理装置可自由拆卸地安装的第一盒带内，存储该信息处理装置执行或利用的数据，所述信息处理装置配备能够可自由拆卸地安装内部总线具有第一数据宽度的第一盒带和内部总线具有比该第一数据宽度更小的第二数据宽度的第二盒带中的任一个、具有与所述第二数据宽度相同数据宽度的连接器；和经该连接器连接所述第一或第二盒带时以多路复用总线输送模式对该第一盒带进行访问、以通常总线输送模式对该第二盒带进行访问的中央处理器；还配置具有存储在所述中央处理器中进行处理的数据的所述第一数据宽度的通用存储器；和时分控制所述中央处理器与所述通用存储器之间的地址和数据交换的多路复用总线变换器。
34．一种信息处理装置，可自由拆卸地安装容纳以第一驱动电压驱动的第一存储器的第一盒带和容纳以第二驱动电压驱动的第二存储器的第二盒带中的任何一个，根据在该安装的盒带内所容纳的存储器上存储的数据进行处理，所述第一盒带上设置用于与所述第二盒带进行区别的标识，包括根据所述标识识别所述第一盒带和所述第二盒带的盒带识别器；在所述盒带识别器把安装的盒带识别为所述第一盒带时供给所述第一电压、在识别为所述第二盒带时供给所述第二电压的电压供给器；在供给所述第一电压时以第一模式启动、在供给所述第二电压时以第二模式启动的中央处理器。
35．一种游戏系统，由包括性能低的第一中央处理单元的第一游戏机、可对第一游戏机自由拆卸的第一盒带、包括具有比第一游戏机高的性能且具有与第一游戏机的互换性的第二游戏机以及可对第二游戏机自由拆卸的第二盒带构成，其特征在于所述第一盒带包括第一外壳，且通过把固定地存储游戏程序数据并且使用第一数据宽度访问的第一半导体信息存储元件和在其平面中形成希望的电路图案的同时、在其一边上形成多个端子且安装第一半导体信息存储元件的第一电路基板容纳在第一外壳内而构成，所述第二盒带包括具有大致等于所述第一外壳的外形尺寸中的至少横向宽度和厚度的外观形状，并且具有用于检出与第一盒带不同的被检出部的第二外壳；固定地存储游戏程序数据并且使用比所述第一数据宽度大的第二数据宽度访问的第二半导体信息存储元件；在其平面中形成希望的电路图案的同时，在其一边上形成与所述第一电路基板的多个端子相同的端子数且在相同的配置位置形成构成的多个端子的第二电路基板；通过多路复用方式使所述第二半导体信息存储元件上存储的游戏程序数据读出的多路访可控制装置，以把第二半导体信息存储元件和多路访问控制装置安装在第二电路基板上的状态容纳在所述第二外壳中来构成，所述第二游戏机安装所述第二盒带并电连接的连接器以与所述第一游戏机的连接器相同的端子数且以相同的端子配置来构成，因此可安装并使用所述第一盒带，另外，包括比所述第一中央处理单元的处理能力性能高的第二中央处理单元；可进行与所述第一中央处理单元相同的处理的第三中央处理单元；访问所述第一盒带的第一访问控制装置；以多路复用方式访问所述第二盒带的第二访问控制装置；检出在所述第二盒带上设置的所述被检出部的检出装置，所述检出装置检出所述被检出部时，启动所述第二中央处理单元和所述第二访问控制装置来访问所述第二盒带的同时，所述多路访问控制装置访问所述第二半导体信息存储元件，所述检出装置未检出所述被检出部时，启动所述第三中央处理单元和所述第一访问控制装置来访问所述第一盒带。
36．根据权利要求35的游戏系统，其特征在于所述第一半导体信息存储元件输出第一数据位数的数据，所述第二半导体信息存储元件输出比所述第一数据位数多的第二数据位数的数据。
37．根据权利要求35的游戏系统，其特征在于所述第一半导体信息存储元件根据第一地址位数的地址数据被访问，所述第二半导体信息存储元件根据比所述第一地址位数多的第二地址位数的地址数据被访问。
38．根据权利要求35的游戏系统，其特征在于所述第二外壳选择成纵向长度比所述第一外壳短，形成在所述第二游戏机上安装时的插入方向的上端部的至少一方的宽度方向上突出的突起部。
39．根据权利要求35的游戏系统，其特征在于所述多路访问控制装置和所述第二半导体信息存储元件在同一芯片上一体形成，配置在电连接于所述电路基板的多个端子的电路图案上连接的读出端子与所述第二半导体信息存储元件之间。
40．根据权利要求35的游戏系统，其特征在于所述多路访问控制装置为在由所述第二中央处理装置访问时访问所述第二半导体信息存储元件并且读出信息，在第一定时中取得该半导体信息存储元件所希望的地址，在第二定时把从该半导体信息存储元件读出的数据提供给所述第二游戏机。
41．根据权利要求35的游戏系统，其特征在于所述第二半导体信息存储元件选择成以与所述第一半导体信息存储元件的驱动电压不同的驱动电压来驱动，因此所述第二游戏机在安装所述第一盒带时把第一驱动电压提供给第一盒带，在安装所述第二盒带时把第二驱动电压提供给第二盒带，可选择使用任何盒带。
42．一种游戏机用盒带，在包括性能低的第一游戏机、在第一游戏机上可自由拆卸的第一盒带、通过可利用第一盒带而具有与第一游戏机的互换性并具有比第一游戏机更高的性能的第二游戏机以及在第二游戏机上可自由拆卸的第二盒带的游戏系统中用作第二盒带，配备具有大致等于所述第一盒带的外形尺寸中的至少横向宽度和厚度的外观形状的外壳；在所述外壳上形成、检出与所述第一盒带不同的被检出部；在所述外壳内容纳、固定地存储所述第二游戏机用的程序数据、使用比所述第一盒带上包含的第一半导体信息存储元件的数据宽度更大的数据宽度来进行访问的第二半导体信息存储元件；通过多路复用方式使所述第二半导体信息存储元件上存储的游戏程序数据读出的多路访问控制装置；电路基板，所述电路基板在其一边上形成与所述第一盒带的多个端子相同的数目、相同配置位置的端子，安装所述第二半导体信息存储元件和所述多路访问控制装置时，形成用于用所希望的电路连接多个端子和第二半导体信息存储元件以及多路访问控制装置的电路图案。
43．根据权利要求42的游戏机用盒带，其特征在于所述第二半导体信息存储元件输出比所述第一盒带上包含的所述第一半导体信息存储元件输出的数据的数据位数多的数据位数的数据。
44．根据权利要求42的游戏机用盒带，其特征在于所述第二半导体信息存储元件以比访问所述第一半导体信息存储元件的地址位数多的地址位数访问。
45．根据权利要求42的游戏机用盒带，其特征在于所述第二盒带的所述第二外壳选择成纵向长度比所述第一游戏机用的第一盒带短，形成在所述第二游戏机上安装时的插入方向的上端部的至少一方的宽度方向上突出的突起部。
46．根据权利要求42的游戏机用盒带，其特征在于所述多路访问控制装置和所述第二半导体信息存储元件在同一芯片上一体形成，配置在连接于所述电路基板的多个端子的电路图案上连接的端子部与所述第二半导体信息存储元件之间。
47．根据权利要求42的游戏机用盒带，其特征在于所述多路访问控制装置由所述第二游戏机上包含的处理装置访问时，根据比所述第一半导体信息存储元件的地址位数多的地址位数的地址数据指定所述第二半导体信息存储元件所希望的地址，使用比地址端子数少的位数的公共部分的端子读出指定的地址的数据来提供给所述第二游戏机。
48．根据权利要求42的游戏机用盒带，其特征在于所述第二半导体信息存储元件选择成以与所述第一半导体信息存储元件的驱动电压不同的驱动电压来驱动，所述第二盒带的所述电路基板包括从所述第二游戏机接收与所述第一游戏机的供给电压不同的供给电压的功率供给端子。
49．根据权利要求42的游戏机用盒带，其特征在于所述多路访问控制装置配置保持地址值的地址保持装置，该地址保持装置形成为接收第一信号得到总线上的地址值，接收第二信号步进所述地址保持装置的数据。
50．一种游戏机，在包括性能低的第一中央处理单元的第一游戏机、在第一游戏机上可自由拆卸的第一盒带、具有比第一游戏机更高的性能且具有与第一游戏机的互换性的第二游戏机以及在第二游戏机上可自由拆卸的第二盒带构成的游戏系统中用作该第二游戏机，配备所述第一盒带包括第一外壳，且通过把固定地存储游戏程序数据并且使用第一数据宽度访问的第一半导体信息存储元件和在其平面中形成希望的电路图案的同时，在其一边上形成多个端子且安装第一半导体信息存储元件的第一电路基板容纳在第一外壳内而构成，所述第二盒带包括具有大致等于所述第一盒带的外形尺寸中的至少横向宽度和厚度的外观形状且具有检出与第一盒带不同的被检出部的第二外壳；固定地存储游戏程序数据且使用比所述第一数据宽度更多的第二数据宽度访问的第二半导体信息存储元件；在其平面上形成所希望的电路图案的同时在其一边上形成与所述第一电路基板的多个端子相同端子数并且在相同配置位置上构成的多个端子的第二电路基板；通过多路复用方式使所述第二半导体信息存储元件上存储的游戏程序数据读出的多路访问控制装置，以把第二半导体信息存储元件和多路访问控制装置安装在第二电路基板上的状态容纳在第二外壳中来构成，安装所述第二盒带并电连接的连接器以与所述第一游戏机的连接器相同的端子数且以相同的端子配置来构成，因此可安装并使用所述第一盒带，另外，配置比所述第一中央处理单元的处理能力性能高的第二中央处理单元；可进行与所述第一中央处理单元相同的处理的第三中央处理单元；访问所述第一盒带的第一访问控制装置；以多路复用方式访问所述第二盒带的第二访问控制装置；检出在所述第二盒带上设置的所述被检出部的检出装置，所述检出装置检出所述被检出部时，启动所述第二中央处理单元和所述第二访问控制装置来访问所述第二盒带的同时，所述多路访问控制装置访问所述第二半导体信息存储元件，所述检出装置未检出所述被检出部时，启动所述第三中央处理单元和所述第一访问控制装置来访问所述第一盒带。
51．根据权利要求50的游戏机，其特征在于所述第一半导体信息存储元件输出第一数据位数的数据，所述第二半导体信息存储元件输出比所述第一数据位数多的第二数据位数的数据。
52．根据权利要求50的游戏机，其特征在于所述第一半导体信息存储元件根据第一地址位数的地址数据被访问，所述第二半导体信息存储元件根据比所述第一地址位数多的第二地址位数的地址数据被访问。
53．根据权利要求50的游戏机，其特征在于所述第二半导体信息存储元件选择成以与所述第一半导体信息存储元件的驱动电压不同的第二驱动电压来驱动，所述检出装置检出所述被检出部时，把第二驱动电压供给第二盒带，所述检出装置未检出所述被检出部时，把第一驱动电压提供给第一盒带。
全文摘要
一种信息处理装置30,经具有第二数据宽度的外部总线37,47,自由拆卸地安装第一盒带20和第二盒带40来进行处理,其中第一盒带20容纳具有第一数据宽度的第一存储器22,第二盒带40容纳具有第二数据宽度的第二存储器42,与第一盒带20的部分形状不同,形状识别器35识别第一盒带20和第二盒带40,中央处理器360以多路复用总线模式访问第二存储器42的同时以通常模式访问第一存储器22。在第二盒带40上容纳的第二存储装置48配置:具有记录在信息处理装置30中进行处理的数据的第二数据宽度的存储器42和时分控制地址和数据的交换的多路访问控制部44。第二存储器42以第一电压3.3V电压驱动,第一存储器22以第二电压5V驱动。信息处理装置30供给识别的第一和第二盒带20和40上容纳的存储器22、42的驱动电压5V、3.3V,中央处理器360以对应于供给的电压5V、3.3V的模式启动。
文档编号A63F13/08GK1325070SQ0112143
公开日2001年12月5日 申请日期2001年5月23日 优先权日2000年5月24日
发明者冈田智, 米山和夫, 太田雅彦, 梅津隆二, 中岛高伸 申请人:任天堂株式会社