1.一种GOA驱动电路，包括：
输入控制模块，用于输入级传信号；
锁存模块，用于锁存输入的级传信号；
处理模块，用于将所述锁存模块输出的级传信号处理为第一中间信号；
缓存模块，用于缓存并处理所述第一中间信号为栅极驱动信号和第二中间信号，所述第一中间信号和所述第二中间信号的相位相反，
其中，由上一级GOA驱动电路和下一级GOA驱动电路输出的所述第一中间信号和/或所述第二中间信号控制所述输入控制模块来输入级传信号，以及控制所述锁存模块锁存由所述输入控制模块输入的级传信号。
2.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：
第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；
第二晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。
3.根据权利要求2所述的电路，其特征在于，所述锁存模块包括：
第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极，输出端连接所述处理模块；
第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；
第四晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第三晶体管的源极；
第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述第四晶体管的源极。
4.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：
第一晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；
第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。
5.根据权利要求4所述的电路，其特征在于，所述锁存模块包括：
第一反相器，其输入端连接所述第一晶体管和所述第二晶体管的漏极；
第二反相器，其输入端连接所述第一反相器的输出端，输出端连接所述处理模块；
第三晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；
第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，漏极连接所述第三晶体管的源极，源极连接所述第二反相器的输出端。
6.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：
第一晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块；
第二晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极用于输入第二控制信号，漏极连接所述锁存模块。
7.根据权利要求6所述的电路，其特征在于，所述锁存模块包括：
第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；
第三晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第二中间信号，漏极连接所述第一反相器的输入端；
第四晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第二中间信号，源极连接所述第一反相器的输出端；
第二反相器，其输入端连接所述第三晶体管的漏极，输出端连接所述第四晶体管的源极。
8.根据权利要求1所述的电路，其特征在于，所述输入控制模块包括：
第一晶体管，其为P型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块；
第二晶体管，其为P型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极用于输入第一控制信号，漏极连接所述锁存模块。
9.根据权利要求8所述的电路，其特征在于，所述锁存模块包括：
第一反相器，其输入端连接所述第一晶体管的漏极，输出端连接所述处理模块；
第三晶体管，其为N型晶体管，栅极用于输入下一级GOA驱动电路输出的第一中间信号，漏极连接所述第一反相器的输入端；
第四晶体管，其为N型晶体管，栅极用于输入上一级GOA驱动电路输出的第一中间信号，源极连接所述第一反相器的输出端；
第二反相器，其输入端连接所述第四晶体管的漏极，输出端连接所述第三晶体管的源极。
10.根据权利要求1所述的电路，其特征在于，
所述处理模块包括一与非门，其第一输入端连接所述锁存模块的输出端，第二输入端连接第一时序驱动信号，输出端与所述缓存模块连接并输出所述第一中间信号，
所述缓存模块包括串联的第三反相器、第四反相器和第五反相器，其中，
所述第三反相器的输入端连接所述处理模块，输出端连接所述第四反相器的输入端；
所述第四反相器的输出端连接所述第五反相器的输入端，并输出所述第二中间信号；
所述第五反相器的输出端输出栅极驱动信号，
所述复位模块包括第六反相器及与所述第六反相器连接的第五晶体管，其中，
所述第六反相器的输出端连接所述缓存模块的输出端，输入端分别连接所述第五晶体管的漏极和所述第六反相器的输入端；
所述第五晶体管的源极引入第一控制信号，栅极引入复位信号。