显示装置的制作方法

本申请要求于2017年8月31日提交的韩国专利申请第10-2017-011274号的权益，该专利申请通过引用并入本文，如同在本文中完全阐述一样。

本公开内容的实施方式涉及显示装置。

背景技术：

随着信息化社会的进步，已开发和研究了与用于显示视觉信息的图像或图片的显示装置有关的各种技术。显示装置可以包括显示面板、栅极驱动器、数据驱动器、时序控制器和设备(set)。显示面板包括栅极线、数据线和多个像素，所述多个像素被设置在栅极线和数据线的交叉点处并且当栅极信号被供应给栅极线时所述多个像素被供应有数据线的数据电压。

栅极驱动器向栅极线供应栅极信号。数据驱动器包括用于将数据电压供应给数据线的源极驱动器集成电路(以下称为“源极驱动器ic”)。时序控制器控制每个栅极驱动器和数据驱动器的工作时序，并将数字视频数据供应给数据驱动器。

为了驱动显示装置，栅极驱动器接通/关断用于向栅极线供应栅极接通电压的上拉晶体管和用于向栅极线供应栅极关断电压的下拉晶体管。为了驱动显示装置，下拉晶体管的接通时间段比上拉晶体管的接通时间段相对更长。在此情况下，下拉晶体管劣化最快。为了克服这个问题，可以准备多个下拉晶体管。例如，栅极驱动器可以设置有并联布置的第一下拉晶体管和第二下拉晶体管。

在相关技术的情况下，如果显示装置接通，则第一下拉晶体管比第二下拉晶体管较早地接通。因此，第一下拉晶体管劣化最快。根据第一下拉晶体管和第二下拉晶体管的交替循环的增加，难以维持第一下拉晶体管的劣化水平和第二下拉晶体管的劣化水平之间的平衡。如果不维持多个下拉晶体管的劣化水平平衡，则栅极驱动器的寿命缩短。

技术实现要素：

因此，本公开内容的实施方式旨在基本上消除了由于相关技术的限制和缺点而导致的一个或更多个问题的显示装置。

本公开内容的实施方式的一个方面旨在提供一种能够通过维持多个下拉晶体管之间的劣化平衡来延长栅极驱动器的寿命的显示装置。

本公开内容的实施方式的另外的优点和特征将在下面的描述中被部分地阐述，并且对于本领域的普通技术人员而言在研究以下内容时将部分地变得明显，或者可以通过本公开内容的实施方式的实践习得。可以通过在书面描述及其权利要求书以及附图中特别指出的结构来实现和获得本公开内容的实施方式的目的和其他优点。

如在本文中所实施和宽泛描述的那样，为了实现这些和其他优点并且根据本公开内容的实施方式的目的，提供了一种显示装置，其可以包括：用于显示图像的显示面板；用于向显示面板供应栅极信号的栅极驱动器；以及用于向栅极驱动器供应栅极驱动器控制信号的时序控制器，其中，时序控制器以如下方式设置：使得直到通过使用从重置集成电路供应的重置信号而使栅极驱动器之内的多个下拉晶体管之中预定的一个下拉晶体管被驱动之后时序控制器被关断。

应当理解，本公开内容的实施方式的上述一般描述和下面的详细描述是示例性和解释性的，并且旨在提供对所要求保护的本公开内容的进一步解释。

附图说明

包括附图以提供对本公开内容的实施方式的进一步理解，且附图被包括在本申请中并且构成本申请的一部分，附图示出了本公开内容的实施方式并且与说明书一起用于解释本公开内容的实施方式的原理。在附图中：

图1是示出根据本公开内容的显示装置的框图；

图2是示出根据本公开内容的像素的一个示例的电路图；

图3是示出根据本公开内容的像素的另一示例的电路图；

图4是示出根据本公开内容的第一栅极驱动器的一个示例的框图；

图5是示出根据本公开内容的第二栅极驱动器的一个示例的框图；

图6是示出根据本公开内容的第q级的框图；

图7是示出根据本公开内容的级的一个示例的电路图；

图8是示出根据本公开内容的控制印刷电路板、设备以及第一栅极驱动器和第二栅极驱动器的框图；

图9是示出根据本公开内容的第一实施方式的控制印刷电路板、上拉晶体管、第一下拉晶体管和第二下拉晶体管的框图；

图10是示出根据本公开内容的虚拟电力供应电压、逻辑电力供应电压、感测电力供应电压和数字视频数据的波形图；

图11是示出根据本公开内容的第二实施方式的控制印刷电路板、上拉晶体管、第一下拉晶体管和第二下拉晶体管的框图；

图12是示出根据本公开内容的第三实施方式的控制印刷电路板、上拉晶体管以及第一下拉晶体管至第n下拉晶体管(这里，“n”是3或大于3的整数)的框图；以及

图13是示出根据本公开内容的第四实施方式的控制印刷电路板、上拉晶体管以及第一下拉晶体管至第n下拉晶体管的框图。

具体实施方式

现在将详细参考本公开内容的示例性实施方式，其示例在附图中示出。尽可能，在整个附图中将使用相同的附图标记来指代相同或相似的部分。通过参照附图描述的以下实施方式将清楚本公开内容的优点和特征及其实现方法。然而，本公开内容可以以不同的形式来实施，并且不应该被解释为限于在本文中阐述的实施方式。相反，提供这些实施方式是为了使本公开内容透彻和完整，并且将本公开内容的范围充分地传达给本领域技术人员。此外，本公开内容仅由权利要求的范围限定。

用于描述本公开内容的实施方式的附图中公开的形状、尺寸、比率、角度和数字仅是示例，因此，本公开内容不限于所示出的细节。相同的附图标记始终指代相同的元件。在以下描述中，当相关的已知功能或配置的详细描述被确定为不必要地模糊本公开内容的重点时，将省略详细描述。

在使用本说明书中描述的“包括”、“具有”和“包含”的情况下，除非使用“仅～”，否则可以添加有另一部分。单数形式的术语可以包括复数形式，除非提到相反。

在解释元件时，元件被解释为包括误差区域，尽管没有明确的描述。

在描述位置关系时，例如，当位置顺序被描述为“在……上”、“在……上方”、“在……下方”和“紧挨着”时，可以包括不接触的情况，除非使用“正好”或“直接”。

在描述时间关系时，例如，当时间顺序被描述为“在……之后”、“随后”、“紧接着”和“在……之前”时，可以包括不连续的情况，除非使用“正好”或“直接”。

应该理解，尽管这里可以使用术语“第一”、“第二”等来描述各种元件，但是这些元件不应该受这些术语限制。这些术语仅用于区分一个元件与另一个元件。例如，第一元件可以被称为第二元件，并且类似地，在不偏离本公开内容的范围的情况下第二元件可以被称为第一元件。

另外，“第一水平轴方向”、“第二水平轴方向”和“竖直轴方向”不限于垂直几何构造。也就是说，“第一水平轴方向”、“第二水平轴方向”和“竖直轴方向”可以包括适用的宽范围的功能构造。

而且，应该理解，术语“至少一个”包括与任何一项有关的所有组合。例如，“第一元件、第二元件和第三元件中的至少一个”可以包括选自第一元件、第二元件和第三元件中的两个或更多个元件的所有组合以及第一元件、第二元件和第三元件中的每一个元件。而且，如果提到第一元件位于第二元件“上或上方”，应该理解，第一元件和第二元件可以彼此接触，或者第三元件可以置于第一元件与第二元件之间。

本公开内容的各种实施方式的特征可以部分地或整体地彼此耦合或结合，并且可以彼此不同地相互操作并且在技术上被驱动，如本领域技术人员可以充分理解的那样。本公开内容的实施方式可以彼此独立地执行，或者可以以相互依赖的关系一起执行。

在下文中，将参照附图详细描述根据本公开内容的实施方式的显示装置。

图1是示出根据本公开内容的显示装置的框图。图2是示出根据本公开内容的像素的一个示例的电路图。图3是示出根据本公开内容的像素的另一示例的电路图。

根据本公开内容的显示装置可以包括显示面板10、第一栅极驱动器11和第二栅极驱动器12、数据驱动器20以及时序控制器30。

根据本公开内容的显示装置可以是能够以向栅极线(g1至gn，“n”是2或大于2的整数)供应栅极信号的线顺序扫描方法向像素(p)供应数据电压的任何显示装置。例如，根据本公开内容的显示装置可以应用于液晶显示装置或有机发光显示装置。

显示面板10通过使用多个像素(p)来显示图像。显示面板10可以包括显示区(da)和非显示区(nda)。显示区(da)配备有多个像素(p)，并且在显示区(da)上显示图像。在显示区(da)的外围布置非显示区(nda)，并且在非显示区(nda)上不显示图像。每个像素(p)可以与数据线(d1至dm)中的任何一个以及栅极线(g1至gn)中的任何一个连接。当栅极信号被供应给栅极线时，数据电压被供应给数据线。像素(p)以预定的亮度发光。

如果将显示装置应用于液晶显示装置，则每个像素(p)可以包括晶体管(t)、像素电极(pe)和存储电容器(cst)，如图2所示。晶体管(t)响应于栅极线(gk，这里，“k”是满足1≤k≤n的整数)的栅极信号而将数据线(dj，这里，“j”是满足1≤j≤m的整数)的数据电压供应给像素电极(pe)。因此，每个像素(p)通过由被供应给像素电极(pe)的数据电压与被供应给公共电极(ce)的公共电压之间的电位差形成的电场来驱动液晶层13的液晶，从而控制由背光单元提供的入射光的透射率。公共电极(ce)通过公共电压线(vcoml)被供应有公共电压，并且背光单元被设置在显示面板10下方，以向显示面板10提供均匀的光。另外，在像素电极(pe)与公共电极(ce)之间布置存储电容(cst)，以维持像素电极(pe)与公共电极(ce)之间的恒定电位差。

如果将显示装置应用于有机发光显示装置，则每个像素(p)可以包括有机发光二极管(oled)、扫描晶体管(st)、驱动晶体管(dt)和存储电容器(cst)，如图3所示。扫描晶体管(st)响应于第k条栅极线(gk)的栅极信号而将第j条数据线(dj)的数据电压供应给驱动晶体管(dt)的栅电极。驱动晶体管(dt)根据被供应给栅电极的数据电压来控制从高电位电压线(vddl)流向有机发光二极管(oled)的驱动电流。在驱动晶体管(dt)与低电位电压线(vssl)之间布置有机发光二极管(oled)，其中有机发光二极管(oled)根据驱动电流以预定亮度发光。可以在驱动晶体管(dt)的栅电极与高电位电压线(vddl)之间布置存储电容器(cst)，以便在驱动晶体管(dt)的栅电极中维持恒定的电压。

第一栅极驱动器11与奇数编号的栅极线(g1、g3、...、gn-1)连接。第一栅极驱动器11接收来自时序控制器30的第一栅极控制信号(gcs1)。第一栅极驱动器11根据第一栅极控制信号(gcs1)生成奇数编号的栅极信号，并将所生成的奇数编号的栅极信号供应给奇数编号的栅极线(g1、g3、...、gn-1)。

第二栅极驱动器12与偶数编号的栅极线(g2、g4、...、gn)连接。第二栅极驱动器12接收来自时序控制器30的第二栅极控制信号(gcs2)。第二栅极驱动器12根据第二栅极控制信号(gcs2)生成偶数编号的栅极信号，并将所生成的偶数编号的栅极信号供应给偶数编号的栅极线(g2、g4、...、gn)。

如上所述，第一栅极驱动器11和第二栅极驱动器12可以以隔行方法驱动，但不限于这种方法。第一栅极驱动器11可以向显示面板10的一些栅极线供应栅极信号，并且第二栅极驱动器12可以向显示面板10的其余栅极线供应栅极信号。另外，第一栅极驱动器11和第二栅极驱动器12可以实现在一个栅极驱动器中。

第一栅极驱动器11和第二栅极驱动器12可以通过板内栅极驱动器(gip)方法布置在非显示区(nda)中。在图1中，第一栅极驱动器11布置在显示面板10的非显示区(nda)的一侧处，并且第二栅极驱动器12布置在显示面板10的非显示区(nda)的另一侧处，但不限于此结构。例如，第一栅极驱动器11和第二栅极驱动器12两者均可以布置在非显示区(nda)的一侧处。

数据驱动器20与数据线(d1至dm)连接。数据驱动器20从时序控制器30接收数字视频数据(data)和数据控制信号(dcs)，并根据数据控制信号(dcs)将数字视频数据(data)转换成模拟数据电压。数据驱动器20将模拟数据电压供应给数据线(d1至dm)。数据驱动器20可以包括多个源极驱动器集成电路(在下文中，称为“源极驱动器ic”)。

时序控制器30接收来自该设备的数字视频数据(data)和时序信号(ts)。时序信号可以包括垂直同步信号、水平同步信号、数据使能信号和点时钟。时序控制器30基于时序信号生成用于控制第一栅极驱动器11和第二栅极驱动器12的工作时序的第一栅极控制信号和第二栅极控制信号(gcs1、gcs2)，并且还基于时序信号生成用于控制数据驱动器20的操作时序的数据控制信号(dcs)。

第一栅极控制信号(gcs1)可以包括第一起始信号和第二起始信号(stv1、stv2)，一些时钟信号(clk1、clk3、clk5、clk7)以及第一重置信号(rs1)。第二栅极控制信号(gcs2)可以包括第三起始信号和第四起始信号(stv3、stv4)、其余的时钟信号(clk2、clk4、clk6、clk8)以及第二重置信号(rs2)。

时序控制器30将数字视频数据(data)和数据控制信号(dcs)供应给数据驱动器20。时序控制器30将第一栅极控制信号(gcs1)供应给第一栅极驱动器11，并且将第二栅极控制信号(gcs2)供应给第二栅极驱动器12。

图4是示出根据本公开内容的第一栅极驱动器的一个示例的框图。在第一栅极驱动器11中，存在被供应有第一起始信号(stv1)的第一起始信号线(stl1)、被供应有第二起始信号(stv2)的第二起始信号线(stl2)、提供有第一重置信号(rs1)的第一重置线(rl1)、被供应有第一时钟信号、第三时钟信号、第五时钟信号以及第七时钟信号(clk1、clk3、clk5、clk7)的第一时钟线、第三时钟线、第五时钟线以及第七时钟线(cl1、cl3、cl5、cl7)以及被供应有dc电压的第一电力供应电压的第一电力供应电压线(vssl)。第一起始信号和第二起始信号、第一重置信号以及第一时钟信号、第三时钟信号、第五时钟信号和第七时钟信号可以从图1的时序控制器30提供，并且第一电力供应电压可以从电力供应源提供。

第一栅极驱动器11包括与奇数编号的栅极线(g1、g3、...、gn-1)连接的级(sta1至stap，p是满足“2p＝n”的整数)。为了便于解释，图4仅示出了与第一栅极线、第三栅极线、第五栅极线和第七栅极线(g1、g3、g5、g7)连接的第一级至第四级(sta1至sta4)。

在下文中，前级(先前级)指示位于参考级之前的级，并且后级(随后级)指示位于参考级之后的级。例如，第三级(sta3)的前级对应于第一级和第二级(sta1、sta2)，并且第三级(sta3)的后级对应于第四级至第p级(sta4至stap)。

第一栅极驱动器11的第q级(staq)(“q”是满足1≤q≤p的整数)与第q栅极线(gq)连接，从而输出栅极信号。

每个级(sta1至stap)包括起始端子(st)、重置端子(rt)、前进位信号输入端子(先前进位信号输入端子pt)、后进位信号输入端子(随后进位信号输入端子nt)、第一时钟端子至第三时钟端子(ct1、ct2、ct3)，第一电力供应电压端子(vsst)和输出端子(ot)。

每个级(sta1至stap)中的起始端子(st)可以与第一起始信号线(stl1)、第二起始信号线(stl2)或第二前级的输出端子(ot)连接，其中第二前级指示位于相应级的正前方的先前级前面的级。也就是说，第q级(staq)的起始端子(st)可以与第一起始信号线(stl1)、第二起始信号线(stl2)或第(q-2)级(staq-2)的输出端子(ot)连接。在此情况下，第一起始信号线(stl1)的第一起始信号、第一起始信号线(stl1)的第二起始信号或者第(q-2)级(staq-2)的输出端子(to)的输出信号可以被输入到第q级(staq)的起始端子(st)。例如，如图4所示，在第一级和第二级(sta1、sta2)的情况下，不设置有第二前级，也就是说，没有位于相应级正前方的先前级的前面的级。因此，第一级(sta1)的起始端子(st)与第一起始信号线(stl1)连接，由此第一起始信号被输入到第一级的起始端子(st)。另外，第二级(sta2)的起始端子(st)与第二起始信号线(stl2)连接，由此第二起始信号被输入到第二级(sta2)的起始端子(st)。而且，如图4所示，在第三级至第p级(sta3至stap)中的每一级中的起始端子(st)与第二前级的输出端子(ot)连接，由此第三级至第p级(sta3至stap)中的每一级中的起始端子(st)可以接收有第二前级的输出端子(ot)的输出信号。

级(sta1至stap)中的每一级中的重置端子(rt)可以与重置信号线(rl)连接。重置信号可以被输入到级(sta1至stap)中的每一级中的重置端子(rt)。

级(sta1至stap)中的每一级的先前输出信号输入端子(pt)可以与第二起始信号线(stl2)或第一前级的输出端子(ot)连接。也就是说，第q级(staq)的先前输出信号输入端子(pt)可以与第二起始信号线(stl2)或第(q-1)级(staq-1)的输出端子(ot)连接。在此情况下，可以将第二起始信号线(stl2)的第二起始信号或第(q-1)级(staq-1)的输出端子(ot)的输出信号输入到第q级(staq)的先前输出信号输入端子(pt)。例如，如图4所示，在第一级的情况下，没有第一前级，也就是说，没有在相应级的正前方的级。因此，第一级(sta1)的先前输出信号输入端子(tp)与第二起始信号线(stl2)连接，使得第二起始信号被输入到第一级(sta1)的先前输出信号输入端子(tp)。另外，如图4所示，第二级至第p级(sta2至stap)中的每一级中的先前输出信号输入端子(tp)与第一前级的输出端子(tp)连接，使得第一前级的输出端子(ot)的输出信号被输入到第二级至第p级(sta2至stap)中的每一级中的先前输出信号输入端子(tp)。参考第q级(staq)，第一前级对应于第(q-1)级(staq-1)。

级(sta1至stap)中的每一级中的随后输出信号输入端子(nt)可以与位于相应级之后的第三级(在下文中，被称为“第三后级”)的输出端子(ot)连接。第q级(staq)的第三后级对应于第(q+3)级(staq+3)。也就是说，第q级(staq)的随后输出信号输入端子(nt)可以与第(q+3)级(staq+3)的输出端子(ot)连接。在此情况下，第(q+3)级(staq+3)的输出端子(ot)的输出信号可以被输入到第q级(staq)的随后输出信号输入端子(nt)。

级(sta1至stap)中的每一级中的第一时钟端子至第三时钟端子(ct1、ct2、ct3)中的每一个时钟端子与第一时钟线、第三时钟线、第五时钟线和第七时钟线(cl1、cl3、cl5、cl7)之中的任意一个时钟线连接。优选地，时钟信号由其相位被顺序延迟的i相时钟信号(这里，“i”是4或大于4的整数)形成，以便确保用于高速驱动的足够的充电时间。每个时钟信号在栅极高电压(vgh)与栅极低电压(vgl)之间周期性摆动。

级(sta1至stap)中的每一级的第一时钟端子至第三时钟端子(ct1、ct2、ct3)中的每一个时钟端子都与相应的时钟线连接。因此，输入到级(sta1至stap)中的每一级的第一时钟端子至第三时钟端子(ct1、ct2、ct3)中的每一个时钟端子的时钟信号可以彼此不同。例如，如图4所示，第一级(sta1)的第一时钟端子(ct1)与第一时钟线(cl1)连接，第二时钟端子(ct2)与第七时钟线(cl7)连接，以及第三时钟端子(ct3)与第五时钟线(cl5)连接。在此情况下，第三时钟信号(clk3)被输入到第二级(sta2)的第一时钟端子(ct1)，第一时钟信号(clk1)被输入到第二时钟端子(ct2)，并且第七时钟信号(clk7)被输入到第三时钟端子(ct3)。

奇数编号的时钟信号被依次供应给级(sta1至stap)的第一时钟端子至第三时钟端子(ct1、ct2、ct3)中的每一个时钟端子。例如，如图4所示，第一级(sta1)的第一时钟端子(ct1)与第一时钟线(cl1)连接并且接收有第一时钟信号，第二级(sta2)的第一时钟端子(ct1)与第三时钟线(cl3)连接并且接收有第三时钟信号，并且第三级(sta3)的第一时钟端子(ct1)与第五时钟线(cl5)连接并且接收有第五时钟信号。另外，如图4所示，第一级(sta1)的第二时钟端子(ct2)与第七时钟线(cl7)连接并且接收有第七时钟信号，第二级(sta2)的第二时钟端子(ct2)与第一时钟线(cl1)连接并且接收有第一时钟信号，第三级(sta3)的第二时钟端(ct2)与第三时钟线(cl3)连接并且接收有第三时钟线信号。另外，如图4所示，第一级(sta1)的第三时钟端子(ct3)与第五时钟线(cl5)连接并且接收有第五时钟信号，第二级(sta2)的第三时钟端子(ct3)与第七时钟线(cl7)连接并且接收有第七时钟信号，并且第三级(sta3)的第三时钟端子(ct3)与第一时钟线(cl1)连接并且接收有第一时钟信号。

级(sta1至stap)中的每一级的第一电力供应电压端子(vsst)与第一电力供应电压线(vssl)连接。因此，第一电力供应电压被供应给级(sta1至stap)中的每一级的第一电力供应电压端子(vsst)。

级(sta1至stap)中的每一级的输出端子(ot)与栅极线连接。栅极信号被供应给级(sta1至stap)中的每一级的输出端子(ot)。另外，级(sta1至stap)中的每一级的输出端子(ot)与第一后级的先前输出信号输入端子(pt)、第二后级的起始端子(st)以及第三前级的随后输出信号输入端子(nt)连接。对于第q级(staq)，第一随后级对应于第(q+1)级(staq+1)，第二随后级对应于第(q+2)级(staq+2)，并且第三前级对应于第(q-3)级(staq-3)。

图5是示出根据本公开内容的第二栅极驱动器的一个示例的框图。在第二栅极驱动器12中，存在被供应有第三起始信号的第三起始信号线(stl3)、被供应有第四起始信号的第四起始信号线(stl4)，被供应有第二重置信号(rs2)的第二重置线(rl2)，被供应有第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号的第二时钟线、第四时钟线、第六时钟线和第八时钟线(cl2、cl4、cl6、cl8)、以及被供应有dc电压的第一电力供应电压的第一电力供应电压线(vssl)。第三起始信号和第四起始信号，第二重置信号，第二时钟信号、第四时钟信号、第六时钟信号和第八时钟信号可以从图1的时序控制器30提供，并且第一电力供应电压可以从电力供应源提供。

第二栅极驱动器12包括与偶数编号的栅极线(g2、g4、...、gn)连接的级(stb1至stbp)。为了便于解释，图5仅示出了与第二栅极线、第四栅极线、第六栅极线和第八栅极线(g2、g4、g6、g8)连接的第一级至第四级(stb1至stb4)。

第二栅极驱动器12的第q级(stbq)与第2q栅极线(g2q)连接，从而输出栅极信号。

除了级(stb1至stbp)中的每一级与第三起始信号线和第四起始信号线(stl3、stl4)、第二重置线(rl2)以及第二时钟线、第四时钟线、第六时钟线和第八时钟线(cl2、cl4、cl6、cl8)连接而不是第一起始信号线和第二起始信号线(stl1、stl2)、第一重置线(rl1)以及第一时钟线、第三时钟线、第五时钟线和第七时钟线(cl1、cl3、cl5、cl7)，第二栅极驱动器12的各级(stb1至stbp)与图4所示的第一栅极驱动器11的各级(sta1至stap)相同。因此，将省略对第二栅极驱动器12的每个级(stb1至stbp)的详细描述。

图6是示出根据本公开内容的第q级的框图。根据本公开内容的第q级(staq)可以包括上拉晶体管(tu)、第一下拉晶体管和第二下拉晶体管(td1、td2)，信号处理部100、第一输入部200和第二输入部300。

上拉晶体管(tu)通过q节点(nq)的栅极接通电压而接通，由此上拉晶体管(tu)将通过时钟线(clks)供应的栅极接通电压供应给栅极线(gl)。栅极线(gl)具有电阻和电容器的物理属性。然而，栅极线(gl)上的电阻和电容器具有不影响供应信号的电阻值和电容。

第一下拉晶体管和第二下拉晶体管(td1、td2)通过qb节点(nqb)的栅极接通电压而接通，从而第一下拉晶体管和第二下拉晶体管(td1、td2)将从栅极关断电压线(vss)提供的栅极关断电压供应给栅极线(gl)。

信号处理部100根据输入到s输入端子和r输入端子(s、r)的时钟信号来设置q输出端子(q)的逻辑电平。信号处理部100通过使用内部开关(sw)交替地输出奇数编号的qb节点电压(qb_o)和偶数编号的qb节点电压(qb_e)。奇数编号的qb节点电压(qb_o)使第一下拉晶体管(td1)接通，而偶数编号的qb节点电压(qb_e)使第二下拉晶体管(td2)接通。

第一输入部200根据从先前r输入端子(pr)和随后s输入端子(ns)提供的信号来设置s输入端子(s)的逻辑电平。

第二输入部300根据从先前r输入端子(pr)和随后s输入端子(ns)提供的信号来设置r输入端子(r)的逻辑电平。

如果在1个帧时段中垂直同步信号(vsync)具有高逻辑电平，则第q级(staq)维持上拉晶体管(tu)的接通状态。

如果在1个帧时段中垂直同步信号(vsync)具有低逻辑电平，则第q级(staq)维持第一下拉晶体管和第二下拉晶体管(td1、td2)的接通状态。

垂直同步信号(vsync)对应于在1个帧时段中报告帧的开始的信号。因此，第一下拉晶体管和第二下拉晶体管(td1、td2)的接通时间比上拉晶体管(tu)的接通时间相对较长。例如，第一下拉晶体管和第二下拉晶体管(td1、td2)的接通时间可以比上拉晶体管(tu)的接通时间长约1000倍。在此情况下，与上拉晶体管(tu)相比，第一下拉晶体管和第二下拉晶体管(td1、td2)更快速地劣化。因此，布置多个第一下拉晶体管和第二下拉晶体管(td1、td2)。

直到通过使用从重置集成电路供应的重置信号而使在栅极驱动器中该多个下拉晶体管中的预设下拉晶体管被驱动之后，根据本公开内容的时序控制器被关断。因此，第一下拉晶体管(td1)的驱动时间段与第二下拉晶体管(td2)的驱动时间段相同。结果，可以维持第一下拉晶体管(td1)和第二下拉晶体管(td2)之间的劣化平衡，由此实现第q级(staq)的长寿命。

图7是示出根据本公开内容的级的一个示例的电路图。为了便于解释，图7示出了对应于q节点(nq)的上拉节点以及对应于qb节点(nqb)的下拉节点。第q级(staq)包括上拉晶体管(tu)、第一下拉晶体管和第二下拉晶体管(td1、td2)、信号处理部100、第一输入部200、第二输入部300、q节点重置部400，输出端子噪声去除部500和增压电容器(cb)。

上拉晶体管(tu)的栅电极与q节点(nq)连接，上拉晶体管(tu)的第一电极与输出端子(ot)连接，以及上拉晶体管(tu)的第二电极与第一时钟端子(ct1)连接。如果上拉晶体管(tu)通过q节点(nq)的栅极接通电压接通，并且栅极接通电压的时钟信号被输入到第一时钟端子(ct1)，则栅极接通电压的栅极信号可以被提供至输出端子(ot)。

第一下拉晶体管和第二下拉晶体管(td1、td2)的栅电极与第三时钟端子(ct3)连接，第一下拉晶体管和第二下拉晶体管(td1、td2)的第一电极与第一电力供应电压端子(vsst)连接，并且第一下拉晶体管和第二下拉晶体管(td1、td2)的第二电极与输出端子(ot)连接。如果下拉晶体管(td)通过qb节点(nqb)的栅极接通电压接通，则栅极关断电压的栅极信号可以被供应给输出端子(ot)。

开关(sw)将第一下拉晶体管和第二下拉晶体管(td1、td2)的栅电极与qb节点(nqb)连接。开关(sw)使第一下拉晶体管(td1)和第二下拉晶体管(td2)交替地接通。

信号处理部100可以包括第一晶体管至第四晶体管(t1、t2、t3、t4)。

第一晶体管(t1)的栅电极与第一节点(n1)连接，第一晶体管(t1)的第一电极与第一电力供应电压端子(vsst)连接，并且第一晶体管(t1)的第二电极与q节点(nq)连接。因为由于第一晶体管(t1)通过第一节点(n1)的栅极接通电压接通，所以q节点(nq)与第一电力供应电压端子(vsst)连接。如果第一晶体管(t1)接通，则栅极关断电压被供应给q节点(nq)，由此上拉晶体管(tu)关断。

第二晶体管(t2)的栅电极与第一时钟端子(ct1)连接，第二晶体管(t2)的第二电极与第一时钟端子(ct1)连接，并且第二晶体管(t2)的第一电极与第一节点(n1)连接。也就是说，第二晶体管(t2)可以是二极管连接的。第二晶体管(t2)通过输入到第一时钟端子(ct1)的时钟信号的栅极接通电压而接通，由此栅极接通电压被提供至第一节点(n1)。如果第二晶体管(t2)接通，则栅极接通电压被供应给第一节点(n1)，由此第一晶体管(t1)接通。

第三晶体管(t3)的栅电极与q节点(nq)连接，第三晶体管(t3)的第一电极与第一电力供应电压端子(vsst)连接，并且第三晶体管(t3)的第二电极与第一节点(n1)连接。第三晶体管(t3)通过q节点(nq)的栅极接通电压接通，从而第一节点(n1)与第一电力供应电压端子(vsst)连接。如果第三晶体管(t3)接通，则栅极关断电压被供应给第一节点(n1)，由此第一晶体管(t1)关断。

第四晶体管(t4)的栅电极与qb节点(nqb)连接，第四晶体管(t4)的第一电极与第一电力供应电压端子(vsst)连接，并且第四晶体管(t4)的第二电极与第一节点(n1)连接。第四晶体管(t4)通过qb节点(nqb)的栅极接通电压接通，由此第一节点(n1)与第一电力供应电压端子(vsst)连接。如果第四晶体管(t4)接通，则栅极关断电压被供应给第一节点(n1)，由此第一晶体管(t1)关断。

第一输入部200可以包括第五晶体管(t5)。

第五晶体管(t5)的栅电极与第二时钟端子(ct2)连接，第五晶体管(t5)的第一电极与q节点(nq)连接，并且第五晶体管(t5)的第二电极与先前输出信号输入端子(pt)连接。第五晶体管(t5)通过输入到第二时钟端子(ct2)的时钟信号的栅极接通电压接通，从而q节点(nq)与先前输出信号输入端子(pt)连接。如果第五晶体管(t5)接通，则从先前输出信号输入端子(pt)提供的第(q-1)级(staq-1)的输出信号的栅极接通电压或栅极关断电压可以被供应给q节点(nq)。

第二输入部300可以包括第六晶体管和第七晶体管。

第六晶体管(t6)的栅电极与起始端子(st)连接，第六晶体管(t6)的第二电极与起始端子(st)连接，并且第六晶体管(t6)的第一电极与q节点(nq)连接。也就是说，第六晶体管(t6)可以是二极管连接的。第六晶体管(t6)通过输入到起始端子(st)的第一起始信号、输入到起始端子(st)的第二起始信号或者第(q-2)级(staq-2)的输出信号的栅极接通电压而接通。如果第六晶体管(t6)接通，则栅极接通电压被供应给q节点(nq)，由此上拉晶体管(tu)接通。

第七晶体管(t7)的栅电极与随后输出信号输入端(nt)连接，第七晶体管(t7)的第一电极与第一电力供应电压端子(vsst)连接，并且第七晶体管(t7)的第二电极与q节点(nq)连接。第七晶体管(t7)通过输入到随后输出信号输入端子(nt)的第(q+3)级(staq+3)的输出信号的栅极接通电压而接通，从而栅极关断电压被供应给q节点(nq)。如果第七晶体管(t7)接通，则栅极关断电压被供应给q节点(nq)，由此上拉晶体管(tu)关断。

q节点重置部400根据提供至重置端子(rt)的第一重置信号来设置q节点(nq)，由此q节点(nq)被重置到栅极关断电压。q节点重置部400可以包括第八晶体管(t8)。

第八晶体管(t8)的栅电极与重置端子(rt)连接，第八晶体管(t8)的第一电极与第一电力供应电压端子(vsst)连接，并且第八晶体管(t8)的第二电极与q节点(nq)连接。第八晶体管(t8)根据输入到重置端子(rt)的第一重置信号的栅极接通电压将q节点(nq)与第一电力供应电压端子(vsst)连接。如果第八晶体管(t8)接通，则q节点(nq)被重置到栅极关断电压。

输出端子噪声去除部500根据输出端子(ot)的电压将输出端子(ot)与第一时钟端子(ct1)连接，以由此从输出端子(ot)去除噪声。输出端子噪声去除部分500可以包括第九晶体管(t9)。

第九晶体管(t9)的栅电极与输出端子(ot)连接，第九晶体管(t9)的第一电极与输出端子(ot)连接，并且第九晶体管(t9)与第一时钟端子(ct1)连接。也就是说，第九晶体管(t9)可以是二极管连接的。如果输出端子(ot)的电压高于通过将输入到第一时钟端子(ct1)的时钟信号的电压和第九晶体管(t9)的阈值电压相加而获得的总值，则第九晶体管(t9)将输出端子(ot)与第一时钟端子(ct1)连接。因此，如果在输出端子(ot)中生成噪声，并且输出端子(ot)的电压高于通过将输入到第一时钟端子(ct1)的时钟信号的栅极关断电压和第九晶体管(t9)的阈值电压相加而获得的总值，则输出端子(ot)的噪声可以被放电到第一时钟端子(ot)。

增压电容器(cb)连接在输出端子(ot)与q节点(nq)之间。增压电容器(cb)维持输出端子(ot)与q节点(nq)之间的差分电压。

上拉晶体管(tu)、下拉晶体管(td)以及第一晶体管至第九晶体管(t1至t9)中的每一个的第一电极可以是源电极，并且上拉晶体管(tu)、下拉晶体管(td)以及第一晶体管至第九晶体管(t1至t9)中的每一个的第二电极可以但不一定是漏电极。也就是说，上拉晶体管(tu)、下拉晶体管(td)以及第一晶体管至第九晶体管(t1至t9)中的每一个的第一电极可以是漏电极，并且上拉晶体管(tu)、下拉晶体管(td)以及第一晶体管至第九晶体管(t1至t9)中的每一个的第二电极可以是源电极。

同时，为了便于解释，图7示出了仅第q级(staq)。第一栅极驱动器11的级(sta1至stap)中的每一级以及第二栅极驱动器12的级(stb1至stbp)中的每一级可以与图7所示的第q级(staq)相同。

图8是示出根据本公开内容的控制印刷电路板、设备以及第一栅极驱动器和第二栅极驱动器的框图。

控制印刷电路板70驱动和控制显示装置。控制印刷电路板70可以包括时序控制器30、重置集成电路40、第一信号校正部50和电力供应生成电路60。

设备80向控制印刷电路板70供应电力供应电压和驱动信号。可以在设备80中设置用于提供信息以驱动和控制显示装置的主系统。设备80可以被实施在机顶盒、电话系统、个人计算机(pc)、广播接收器、导航系统、dvd播放器、蓝光播放器和家庭影院系统中。

时序控制器30从设备80接收关断通知信号(ac_det)和电力供应电压通知信号(evdd_det)。提供关断通知信号以向时序控制器30通知设备80的关断状态。提供电力供应电压通知信号(evdd_det)以监测电力供应电压(evdd)。如果电力供应电压(evdd)降低到预定电压值以下，即进入低状态，则电力供应电压通知信号(evdd_det)进入与时序控制器30改变为关断状态的驱动模式对应的关断序列级。

重置集成电路40接收关断通知信号(ac_det)和电力供应电压通知信号(evdd_det)。如果根据第一电阻(r1)和第二电阻(r2)的比率将电力供应电压(evdd)降低到预定电压值以下，或者关断通知信号(ac_det)具有低逻辑电平，则重置集成电路40生成重置信号(reset)。重置集成电路40将重置信号(reset)发送到时序控制器30，由此时序控制器30进入重置模式。可以在重置集成电路40和时序控制器30之间形成第三电阻(r3)，并且在重置集成电路40和电力供应电压(evdd)线之间形成第四电阻(r4)。重置信号(reset)的供应不受第三电阻和第四电阻的影响。

第一信号校正部50从时序控制器30接收多个起始信号(vst)、多个时钟信号(clk)、多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)。第一信号校正部50从电力供应生成电路60接收栅极接通电压(vgh)和栅极关断电压(vgl)。

第一信号校正部50通过使用多个偶数编号的通知信号(even)生成多个偶数编号的起始信号(vst_even)、多个偶数编号的栅极时钟信号(gclk_even)和多个偶数编号的栅极关断电压(vgl_even)。第一信号校正部50将多个偶数编号的起始信号(vst_even)、多个偶数编号的栅极时钟信号(gclk_even)和多个偶数编号的栅极关断电压(vgl_even)供应给第一栅极驱动器11。

第一信号校正部50通过使用多个奇数编号的通知信号(odd)生成多个奇数编号的起始信号(vst_odd)、多个奇数编号的栅极时钟信号(gclk_odd)和多个奇数编号的栅极关断电压(vgl_odd)。第一信号校正部50将多个奇数编号的起始信号(vst_odd)、多个奇数编号的栅极时钟信号(gclk_odd)和多个奇数编号的栅极关断电压(vgl_odd)供应给第二栅极驱动器12。

电力供应生成电路60生成栅极接通电压(vgh)和栅极关断电压(vgl)。电力供应生成电路60将栅极接通电压(vgh)和栅极关断电压(vgl)发送到第一信号校正部50。电力供应生成电路60被设置在第一信号校正部50之内。

图9是示出根据本公开内容的第一实施方式的控制印刷电路板、上拉晶体管、第一下拉晶体管和第二下拉晶体管的框图。图10是示出根据本公开内容的虚拟电力供应电压(evdd_power)、逻辑电力供应电压(evdd_logic)、感测电力供应电压(evdd_det)和数字视频数据(data)的波形图。

根据本公开内容第一实施方式的控制印刷电路板70包括重置集成电路40、第一信号校正部50和第二信号校正部130。

重置集成电路40将重置信号(reset)供应给第一信号校正部50。

时序控制器30和电力供应生成电路60设置在第一信号校正部50中。重置信号(reset)被供应给第一信号校正部50。第一信号校正部50生成栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)、多个偶数编号的通知信号(even)以及多个奇数编号的通知信号(odd)。

第一信号校正部50将栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)、多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)供应给第二信号校正部130。

第二信号校正部130被供应有来自第一信号校正部50的栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)、多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)。第二信号校正部130基于多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)来生成与接通电压对应的第一栅极接通电压(vgt1)、第q时钟信号(clkq)、偶数编号的栅极低电压(vgl_even)和奇数编号的栅极低电压(vgl_odd)。

第二信号校正部130将第一栅极接通电压(vgt1)供应给上拉晶体管(tu)的栅电极。第一信号校正部50将第q时钟信号(clkq)供应给上拉晶体管(tu)的第一电极。

第二信号校正部130将偶数编号的栅极低电压(vgl_even)供应给第一下拉晶体管(td1)的栅电极。第一信号校正部50将奇数编号的栅极低电压(vgl_odd)供应给第二下拉晶体管(td2)的栅电极。

第二信号校正部130在显示装置处于接通状态的第一时间段(t1)内供应正常帧(nf)，并且在接通电压状态(von)维持虚拟电力供应电压(evdd_power)。

如果显示装置从接通状态改变到关断状态，并且虚拟电力供应电压(evdd_power)从接通电压状态(von)改变到关断电压(voff)状态时，重置集成电路40生成重置信号(reset)，并将所生成的重置信号(reset)供应给第一信号校正部50。如果重置信号(reset)被供应给第一信号校正部50，则开始第二时间段(t2)。当第一时间段(t1)被改变为第二时间段(t2)时，电力供应电压通知信号(evdd_det)进入低状态，并且第一信号校正部50进入关断序列级。

如果重置信号(reset)被供应给第一信号校正部50，则在第二信号校正部130的控制下，最后从数据驱动器20输出偶数编号的栅极低电压(vgl_even)，并且那么不从数据驱动器20输出数字视频数据。从不输出数字视频数据(data)的时间点开始，第二信号校正部130不输出奇数编号的栅极低电压(vgl_odd)、第q时钟信号(clkq)和被供应给上拉晶体管(tu)和第二下拉晶体管(td2)的第一栅极接通电压(vgt1)。

根据本公开内容的第一实施方式的显示装置的第一信号校正部50和第二信号校正部130中的驱动时序以最后驱动第二下拉晶体管(td2)的方式设置。根据本公开内容的第一实施方式的显示装置以如下方式设置：使得直到通过使用重置信号(reset)而使偶数编号的帧被最后驱动之后显示装置被关断。第一下拉晶体管和第二下拉晶体管(td1、td2)每一帧被交替地驱动。因此，根据本公开内容的第一实施方式的显示装置以如下方式设置：使得显示装置被驱动直到通过使用重置信号(reset)而使偶数编号的帧被最后驱动、由此使第二下拉晶体管(td2)被最后驱动为止。

在重置集成电路40中生成重置信号(reset)，并将重置信号(reset)供应给设置在第一信号校正部50之内的时序控制器30。如果重置信号(reset)被供应给第一信号校正部50，则数据驱动器20在第二信号校正部130的控制下维持在接通状态。数据驱动器20维持数据线(d1至dm)的浮置状态，以便防止预定的帧被插入直到第二下拉晶体管(td2)被最后驱动为止，或者以便防止有意义的图像被显示直到第二下拉晶体管(td2)被最后驱动为止。

例如，如果重置信号(reset)被供应给第一信号校正部50，则第二信号校正部130控制数据驱动器20以插入黑帧(bf)。黑帧(bf)的插入表示在一个帧时段内在显示面板10的显示区(da)上显示黑色图像。也就是说，数据驱动器20将对应于黑色图像的数据电压施加到显示面板10，由此在显示面板10上显示黑色图像一个帧时段。

在第二信号校正部130的控制下，黑帧(bf)能够被插入直到最后驱动第二下拉晶体管(td2)的时间点为止。如果最后输出帧对应于奇数编号的帧，则第二信号校正部130添加一个黑帧(bf)。如果最后输出帧对应于偶数编号的帧，则在第二信号校正部130的控制下，在不插入黑帧(bf)的情况下不输出数字视频数据(data)。

在根据本公开内容的第一实施方式的显示装置中，最后用于上一次驱动的晶体管被设置为第二晶体管(td2)。因此，即使第一晶体管(td1)被首先驱动用于下一次驱动，也可以维持第一下拉晶体管(td1)和第二下拉晶体管(td2)之间的劣化平衡。由于在第一下拉晶体管(td1)和第二下拉晶体管(td2)之间维持有劣化平衡，可以延长显示装置的寿命。

图11是示出根据本公开内容的第二实施方式的控制印刷电路板70、上拉晶体管(td)、第一下拉晶体管(td1)和第二下拉晶体管(td2)的框图。

与根据本公开内容的第一实施方式的显示装置不同，根据本公开内容的第二实施方式的显示装置不是以使得第二下拉晶体管(td2)被最后驱动的方式设置的。当显示面板10接通时，不被最后用于上一次驱动的下拉晶体管被首先接通。

根据本公开内容的第二实施方式的显示装置需要关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的最后驱动的晶体管的信息。为此，如果重置信号(reset)被供应给根据本公开内容第二实施方式的显示装置的第一信号校正部50，则第一信号校正部50检测在最后时间点处最后输出的帧对应于奇数编号的帧或偶数编号的帧。为了在最后时间点处最后输出的帧的检测，可以生成关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息。

当关断显示面板10时，存储关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息。例如，如图11所示，在显示装置进入关断序列级的时间点处，将关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息存储在设备80中，并且当显示装置接通时，从设备80加载关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息，但不限于此结构。例如，可以将关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息存储在图9所示的第一信号校正部50的内部存储器中。

为了生成关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息，第一信号校正部50检测驱动帧的数目，即，在接通时间段输出的帧数，对应于奇数或偶数。为此，第一信号校正部50使用内部计数器来计数驱动帧的数目。

根据本公开内容的第二实施方式，如果关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息被存储在设备80中，如图11所示，则第一信号校正部50在重置信号(reset)被供应给第一信号校正部50的时间点处将在第一信号校正部50中生成的多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)供应给设备80。根据本公开内容的第二实施方式，如果关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息被存储在第一信号校正部50中，则第一信号校正部50通过使用在第一信号校正部50中生成并且当重置信号(reset)被供应给第一信号校正部50时生成的多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)生成关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息，并且然后将所生成的信息存储在内部存储器中。

如果关于第一下拉晶体管和第二下拉晶体管(td1、td2)中的哪一个在最后时间点处被最后驱动的信息被存储在设备80中，则第一信号校正部50通过使用对应于向设备80发送信息和从设备80接收信息的接口的i2c接口将多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)发送至设备80。设备80存储以多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)的形式存储的帧顺序信息。

如果在关断状态之后接通显示装置，则设备80将所存储的先前偶数编号的通知信号(peven)和先前奇数编号的通知信号(podd)供应给第一信号校正部50。因此，设备80检测最后从第一下拉晶体管和第二下拉晶体管(td1、td2)供应的电压对应于偶数编号的栅极低电压(vgl_even)或奇数编号的栅极低电压(vgl_odd)。

如果它在偶数编号的栅极低电压(vgl_even)被最后供应给其的情况下被关断，则直到第二下拉晶体管(td2)被最后使用之后显示装置被关断。同时，如果它在奇数编号的栅极低电压(vgl_odd)被最后供应给其的情况下被关断，则直到第一下拉晶体管(td1)被最后使用之后显示装置被关断。

基于检测结果，第一信号校正部50开始驱动先前驱动最后未使用的下拉晶体管。

如果它在偶数编号的栅极低电压(vgl_even)被最后供应给其的情况下被关断，则直到第一下拉晶体管(td1)被最后使用之后显示装置被关断。在此情况下，第二下拉晶体管(td2)被首先接通并驱动。同时，如果它在奇数编号的栅极低电压(vgl_odd)被最后供应给其的情况下被关断，则直到第二下拉晶体管(td2)被最后使用之后显示装置被关断。在此情况下，第一下拉晶体管(td1)首先接通并被驱动。

由于在根据本公开内容的第二实施方式的显示装置中对于下一次驱动首先使用不被最后用于上一次驱动的下拉晶体管，所以可以维持第一下拉晶体管至第n下拉晶体管(td1至tdn)之间的劣化平衡。由于在第一下拉晶体管(td1)和第二下拉晶体管(td2)之间维持有劣化平衡，所以可以延长显示装置的寿命。

图12是示出控制印刷电路板70、上拉晶体管(tu)以及第一下拉晶体管至第n下拉晶体管(td1至tdn，这里“n”是3或大于3的整数)的框图。

重置集成电路40将重置信号(reset)供应给第一信号校正部50。

时序控制器30和电力供应生成电路60设置在第一信号校正部50之内。重置信号(reset)被供应给第一信号校正部50。第一信号校正部50生成栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)以及第一栅极低电压至第n栅极低电压(vgl1至vgln)。

第一信号校正部50将栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)以及第一栅极低电压至第第n栅极低电压(vgl1至vgln)供应给第二信号校正部130。

第二信号校正部130被供应有来自第一信号校正部50的栅极接通电压(vgh)、栅极关断电压(vgl)、多个起始信号(vst)、多个时钟信号(clk)、多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)。第二信号校正部130基于多个偶数编号的通知信号(even)和多个奇数编号的通知信号(odd)来生成与接通电压对应的第一栅极接通电压(vgt1)、第q时钟信号(clkq)以及第一栅极低电压至第n栅极低电压(vgl1至vgln)。

第二信号校正部130将第一栅极接通电压(vgt1)供应给上拉晶体管(tu)的栅电极。第一信号校正部50将第q时钟信号(clkq)供应给上拉晶体管(tu)的第一电极。

第二信号校正部130将第一栅极低电压至第n栅极低电压(vgl1至vgln)供应给第一下拉晶体管至第n下拉晶体管(td1至tdn)的栅电极。

第二信号校正部130在显示装置处于接通状态的第一时间段(t1)内供应正常帧(nf)，并且在接通状态(von)维持虚拟电力供应电压(evdd_power)。

如果显示装置从接通状态改变到关断状态，并且虚拟电力供应电压(evdd_power)从接通电压状态(von)改变到关断电压(voff)状态时，重置集成电路40生成重置信号(reset)，并将所生成的重置信号(reset)供应给第一信号校正部50。如果重置信号(reset)被供应给第一信号校正部50，则开始第二时间段(t2)。当第一时间段(t1)被改变为第二时间段(t2)时，电力供应电压通知信号(evdd_det)进入低状态，并且第一信号校正部50进入关断序列级。

如果重置信号(reset)被供应给第一信号校正部50，则在第二信号校正部130的控制下，最后从数据驱动器20输出第n栅极低电压(vgln)，并且那么不从数据驱动器20输出数字视频数据(data)。从不输出数字视频数据(data)的时间点开始，第二信号校正部130不输出n个栅极低电压(vgl1至vgln)、第q时钟信号(clkq)以及被供应给上拉晶体管(tu)和第二下拉晶体管(td2)的第一栅极接通电压(vgt1)。

根据本公开内容的第三实施方式的显示装置的第一信号校正部50和第二信号校正部130中的驱动时序以最后驱动第n下拉晶体管(tdn)的方式设置。根据本公开内容的第三实施方式的显示装置以如下方式设置：使得直到通过使用重置信号(reset)而使n编号的帧被最后驱动之后显示装置被关断。第一下拉晶体管至第n下拉晶体管(td1至tdn)每一帧被依次驱动。因此，根据本公开内容的第三实施方式的显示装置以如下方式设置：使得显示装置被驱动直到通过使用重置信号(reset)而使n编号的帧被最后驱动、由此使第n下拉晶体管(tdn)被最后驱动为止。

在重置集成电路40中生成重置信号(reset)，并将重置信号(reset)供应给设置在第一信号校正部50之内的时序控制器30。如果重置信号(reset)被供应给第一信号校正部50，则数据驱动器20在第二信号校正部130的控制下维持在接通状态。数据驱动器20维持数据线(d1至dm)的浮置状态，以便防止预定的帧被插入直到第n下拉晶体管(tdn)被最后驱动为止，或者以便防止有意义的图像被显示直到第n下拉晶体管(tdn)被最后驱动为止。

例如，如果重置信号(reset)被供应给第一信号校正部50，则第二信号校正部130控制数据驱动器20以插入黑帧(bf)。在第二信号校正部130的控制下，黑帧(bf)能够被插入直到最后驱动第n下拉晶体管(tdn)的时间点为止。如果最后输出的帧不是n编号的帧，则第二信号校正部130将(n-1)编号的黑帧(bf)加1，直到它成为n编号的帧为止。如果最后输出的帧对应于n编号的帧，则不插入黑帧(bf)。

在根据本公开内容的第三实施方式的显示装置中，最后用于上一次驱动的晶体管被设置为第n晶体管(tdn)。因此，即使第一晶体管(td1)被首先驱动用于下一次驱动，也可以维持第一下拉晶体管至第n下拉晶体管(td1至tdn)之间的劣化平衡。由于在第一下拉晶体管至第n下拉晶体管(td1至tdn)之间维持有劣化平衡，所以可以延长显示装置的寿命。

图13是示出控制印刷电路板70、上拉晶体管(tu)以及第一下拉晶体管至第n下拉晶体管(td1至tdn)的框图。

与根据本公开内容的第三实施方式的显示装置不同，根据本公开内容的第四实施方式的显示装置不是以使得第n下拉晶体管(tdn)被最后驱动的方式设置的。当显示面板10接通时，不被最后用于上一次驱动的下拉晶体管被首先接通。

根据本公开内容的第四实施方式的显示装置需要关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的最后驱动的晶体管的信息。为此，如果重置信号(reset)被供应给根据本公开内容的第四实施方式的显示装置的第一信号校正部50，则第一信号校正部50检测到在最后时间点处最后输出的帧对应于奇数编号的帧或偶数编号的帧。为了在最后时间点处最后输出的帧的检测，可以生成关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息。

当关断显示面板10时，存储关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息。例如，如图13所示，在显示装置进入关断序列级的时间点处，将关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息存储在设备80中，并且当显示装置接通时，从设备80加载关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息，但是不限于此结构。例如，可以将关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息存储在图12所示的第一信号校正部50的内部存储器中。

为了生成关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息，第一信号校正部50检测到驱动帧的数目，即，在接通时间段输出的帧数，对应于奇数或偶数。为此，第一信号校正部50使用内部计数器来计数被驱动帧的数目。

根据本公开内容的第四实施方式，如果关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息被存储在设备80中，如图13所示，则第一信号校正部50在重置信号(reset)被供应给第一信号校正部50的时间点处向设备80供应第一栅极低电压至第n栅极低电压(vgl1至vgln)。根据本公开内容的第四实施方式，如果关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息被存储在第一信号校正部50中，则第一信号校正部50通过使用在重置信号(reset)被供应给第一信号校正部50的时间点处在第一信号校正部50中生成的第一栅极低电压至第n栅极低电压(vgl1至vgln)来生成关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息，并且然后将所生成的信息存储在内部存储器中。

如果关于第一下拉晶体管至第n下拉晶体管(td1至tdn)中的哪一个在最后时间点处被最后驱动的信息被存储在设备80中，则第一信号校正部50通过使用对应于向设备80发送信息和从设备80接收信息的接口的i2c接口来将第一栅极低电压至第n栅极低电压(vgl1至vgln)发送至设备80。设备80存储以第一栅极低电压至第n栅极低电压(vgl1至vgln)形式存储的帧顺序信息。

如果在关断状态之后接通显示装置，则设备80将所存储的先前第一栅极低电压至第n栅极低电压(pvgl1至pvgln)供应给第一信号校正部50。因此，设备80检测第一栅极低电压至第n栅极低电压(vgl1至vgln)中的哪一个对应于从第一下拉晶体管至第n下拉晶体管(td1至tdn)最后供应的电压。如果它在第k栅极低电压(vglk，1≤k≤n)被最后供应给其的情况下被关断，则直到第k下拉晶体管(tdk)被最后使用之后显示装置被关断。

基于检测结果，第一信号校正部50开始驱动正好位于被最后驱动的下拉晶体管之后的下拉晶体管。

如果它在第k栅极低电压(vglk)被最后供应给其的情况下被关断，则直到第k下拉晶体管(tdk)被最后使用之后显示装置被关断。在此情况下，第(k+1)下拉晶体管(tdk+1)被首先接通并驱动。

由于在根据本公开内容的第四实施方式的显示装置中对于下一次驱动首先使用正好位于用于上一次驱动的被最后驱动的下拉晶体管之后的下拉晶体管，所以可以维持第一下拉晶体管至第n下拉晶体管(td1至tdn)之间的劣化平衡。由于在第一下拉晶体管至第n下拉晶体管(td1至tdn)之间维持有劣化平衡，所以可以延长显示装置的寿命。

根据本公开内容，通过维持该多个下拉晶体管之间的劣化平衡来延长栅极驱动器的寿命。

对于本领域技术人员来说明显的是，在不脱离本公开内容的精神或范围的情况下，可以在本公开内容中进行各种修改和变化。因此，本公开内容旨在覆盖本公开内容的修改和变化，只要它们落入所附权利要求及其等同物的范围内即可。