路在接收到第二模式控制信号时:控制所有的开关器件处于关闭状态；使所述第二组时序控制信号中各信号的时序比所述第一组时序控制信号中对应信号的时序延迟二分之一个触发信号宽度；使所述第三组时序控制信号中各信号的时序比所述第二组时序控制信号中对应信号的时序延迟二分之一个触发信号宽度；使所述第四组时序控制信号中各信号的时序比所述第三组时序控制信号中对应信号的时序延迟二分之一个触发信号宽度；并且控制所述驱动控制电路向所有移位寄存器的选择控制信号端均输出选择控制信号；
[0045]或者，当所述模式切换电路在接收到第三模式控制信号时:控制所有的开关器件处于关闭状态；一组时序控制信号中各信号的时序与所述第二组时序控制信号中对应信号的时序相同，使所述第三组时序控制信号中各信号的时序与所述第四组时序控制信号中对应信号的时序相同，并且使所述第三组时序控制信号中各信号的时序比所述第一组时序控制信号中对应信号的时序延迟一个触发信号宽度；并且控制所述驱动控制电路向所有移位寄存器的选择控制信号端均输出选择控制信号；
[0046]或者，当所述模式切换电路在接收到第四模式控制信号时:控制所有的开关器件处于关闭状态；使所述第一组时序控制信号中各信号的时序与所述第二组时序控制信号中对应信号的时序、所述第三组时序控制信号中对应信号的时序、以及所述第四组时序控制信号中对应信号的时序均相同；并且控制所述驱动控制电路向所有移位寄存器的选择控制信号端均输出选择控制信号。
[0047]本发明实施例提供的上述移位寄存器、显示面板的驱动方法及相关装置，移位寄存器相当于在现有的移位寄存器的基础上增加了选择输出单元和选择控制信号端；选择输出单元用于在选择控制信号端接收到选择控制信号时，其输出端输出与移位寄存器的驱动信号输出端相同的信号。从而可以通过选择控制信号端和选择输出单元的控制决定选择驱动输出端是否有扫描信号输出。进而在采用上述移位寄存器构成的栅极驱动电路中，可以实现选择性的向部分栅线输出扫描信号。进一步在本发明实施例提供的显示面板中在采用上述栅极驱动电路，并且还增加了分别连接在第3m+l条栅线与第3m+2条栅线之间的开关器件，以及分别连接在第3m+2条栅线与第3m+3条栅线之间的开关器件，以及与驱动控制电路连接的模式切换电路。这样当模式切换电路在接收到第一模式控制信号时，可以使显示面板实现沿扫描方向以相邻的三条栅线为一栅线组，沿扫描方向各栅线组依次接收扫描信号，即使显示面板的分辨率降低为1/3分辨率，从而可以使显示面板降低功耗，延长待机时间。
【附图说明】
[0048]图1为现有的移位寄存器的结构不意图；
[0049]图2为本发明实施例提供的移位寄存器的结构示意图；
[0050]图3为本发明实施例提供的选择输出单元的具体结构示意图；
[0051]图4为本发明实施例提供的移位寄存器的具体结构示意图；
[0052]图5为图4所示的移位寄存器对应的输入输出时序图；
[0053]图6为本发明实施例提供的栅极驱动电路的结构示意图；
[0054]图7a和图7b分别为本发明实施例提供的显示面板的结构示意图；
[0055]图8a为本发明实施例提供的第一栅极驱动电路的结构示意图；
[0056]图8b为图8a所不的第一栅极驱动电路对应的输入输出时序图；
[0057]图9a为本发明实施例提供的显示面板的结构示意图；
[0058]图9b为当模式切换电路在接收到第一模式控制信号时显示面板的结构示意图；
[0059]图1Oa为本发明实施例提供的显示面板中当模式切换电路接收到第一模式控制信号时或第三模式控制信号时控制驱动控制电路输出的四组时序控制信号的时序图；
[0060]图1Ob为本发明实施例提供的显示面板中当模式切换电路接收到第一模式控制信号时所对应的栅线上的扫描信号时序图；
[0061]图11为本发明实施例提供的显示面板中当模式切换电路接收到第二模式控制信号时所对应的栅线上的扫描信号时序图；
[0062]图12a为本发明实施例提供的显示面板中当模式切换电路接收到第三模式控制信号时控制驱动控制电路输出的四组时序控制信号的时序图；
[0063]图12b为本发明实施例提供的显示面板中当模式切换电路接收到第三模式控制信号时所对应的栅线上的扫描信号时序图；
[0064]图13a为本发明实施例提供的显示面板中当模式切换电路接收到第四模式控制信号时控制驱动控制电路输出的四组时序控制信号的时序图；
[0065]图13b为本发明实施例提供的显示面板中当模式切换电路接收到第四模式控制信号时所对应的栅线上的扫描信号时序图。
【具体实施方式】
[0066]为了实现一种可以降低功耗的显示面板，本发明实施例提供的显示面板的栅极驱动电路采用了特殊设计的移位寄存器。下面结合附图，对本发明实施例提供的移位寄存器、显示面板的驱动方法及相关装置的【具体实施方式】进行详细地说明。
[0067]下面先对本发明实施例提供的移位寄存器进行说明。
[0068]本发明实施例提供的一种移位寄存器，如图2所示，包括:输入单元1、复位单元2、节点控制单元3、上拉单元4、下拉单元5、输入信号端Input、复位信号端Reset、第一时钟信号端ckl和参考信号端Vref ;其中，输入单元I的输出端、复位单元2的输出端、节点控制单元3的第一端、以及上拉单元4的控制端均与第一节点PU相连，节点控制单元3的第二端、下拉单元5的控制端均与第二节点F1D相连；上拉单元4的输出端和下拉单元5的输出端均与移位在寄存器的驱动信号输出端Out相连；输入单元I用于在输入信号端Input的控制下控制第一节点PU的电位，复位单元2用于在复位信号端Reset的控制下控制第一节点PU的电位，节点控制单元3用于控制第一节点A和第二节点B的电位，上拉单元4用于在第一节点PU的控制下将第一时钟信号端ckl的信号提供给驱动信号输出端Out，下拉单元5用于在第二节点H)的控制下，将参考信号端Vref的信号提供给提供给驱动信号输出端Out ;还包括:选择输出单元6和选择控制信号端EN ;其中，
[0069]选择输出单元6的第一输入端与第一节点PU相连，第二输入端与第二节点ro相连，第三输入端与选择控制信号端EN相连，输出端作为移位寄存器的选择驱动输出端Output ；
[0070]选择输出单元6用于在选择控制信号端EN接收到选择控制信号时，其输出端输出与驱动信号输出端Out相同的信号。
[0071]本发明实施例提供的上述移位寄存器，相当于在现有的移位寄存器的基础上增加了选择输出单元和选择控制信号端；其中，选择输出单元的第一输入端与第一节点相连，第二输入端与第二节点相连，第三输入端与选择控制信号端相连，输出端与移位寄存器的选择驱动输出端相连；选择输出单元用于在选择控制信号端接收到选择控制信号时，其输出端输出与移位寄存器的驱动信号输出端相同的信号。从而可以通过选择控制信号端和选择输出单元的控制决定选择驱动输出端是否有扫描信号输出。进而在采用上述移位寄存器构成的栅极驱动电路中，可以实现选择性的向部分栅线输出扫描信号。
[0072]下面结合具体实施例，对本发明进行详细说明。需要说明的是，本实施例中是为了更好的解释本发明，但不限制本发明。
[0073]较佳地，在本发明实施例提供的上述移位寄存器中，如图3所示，选择输出单元6，具体包括:第一开关晶体管Tl、第二开关晶体管T2、第三开关晶体管T3和第四开关晶体管T4 ;其中，
[0074]第一开关晶体管Tl，其栅极与第二开关晶体管T2的栅极以及选择控制信号端EN相连，源极与第一节点PU相连，漏极与第三开关晶体管T3的栅极相连；
[0075]第二开关晶体管T2，其源极与第二节点H)相连，漏极与第四开关晶体管T4的栅极相连；
[0076]第三开关晶体管T3，其源极与第一时钟信号端ckl相连，漏极与选择驱动输出端Output 相连；
[0077]第四开关晶体管T4，其源极与参考信号端Vref相连，漏极与选择驱动输出端Output 相连。
[0078]在具体实施时，当第一开关晶体管和第二开关晶体管在选择控制信号端的控制下处于导通状态时，第三开关晶体管的栅极的电位与第一节点的电位相同，第四开关晶体管的栅极的电位与第二节点的电位相同，从而当上拉单元在第一节点的控制下将第一时钟信号端的信号提供给驱动信号输出端的同时，第三开关晶体管同样会将第一时钟信号端的信号提供给选择驱动输出端，当下拉单元在第二节点的控制下将参考信号端的信号提供给驱动信号输出端的同时，第四开关晶体管同样会将参考信号端的信号提供给选择驱动输出端，从而保证选择驱动输出端的信号与驱动信号输出端的信号相同。
[0079]具体地，在本发明实施例提供的上述移位寄存器中，第一开关晶体管和第二开关晶体管均为P型晶体管或均为N型晶体管；
[0080]第三开关晶体管和第四开关晶体管均为P型晶体管或均为N型晶体管。
[0081]较佳地，为了简化制作工艺，在本发明实施例提供的上述移位寄存器中，第一开关晶体管和第二开关晶体管、第三开关晶体管和第四开关晶体管均为P型晶体管或均为N型晶体管。
[0082]以上仅是举例说明移位寄存器中选择输出单元的具体结构，在具体实施时，选择输出单元的具体结构不限于本发明实施例提供的上述结构，还可以是本领域技术人员可知的其他结构，在此不做限定。
[0083]具体地，在本发明实施例提供的上述移位寄存器中，节点控制单元具体用于根据第一节点的电位控制第二节点的电位，根据第二节点的电位控制第一节点的电位，从而通过控制第一节点和第二节点的电位，实现移位寄存器的基本功能。
[0084]进一步地，在本发明实施例提供的上述移位寄存器中，输入单元、复位单元、节点控制单元、上拉单元和下拉单元的结构均与现有技术相同，在此不作详述。下面通过一个具体实施例说明，但是不限于此。
[0085]实施例一:
[0086]具体地，如图4所示，输入单元I可以包括第五开关晶体管T5 ;复位单元2可以包括第六开关晶体管T6 ;节点控制单元3可以包括第七开关晶体管T7、第八开关晶体管T8、第九开关晶体管T9和第十开关晶体管TlO和第一电容Cl ;上拉单元4可以包括第十一开关晶体管Tll和第二电容C2 ;下拉单元5可以包括第十二开关晶体管T12 ;其中，第五开关晶体管T5的栅极与输入信号端Input相连，源极与第一直流信号端VDD相连，漏极与上拉节点PU相连；第六开关晶体管T6的栅极与复位信号端Reset相连，源极与第二直流信号端VSS相连，漏极与第一节点I3U相连；第七开关晶体管T7的栅极与源极均与第二时钟信号端Ckbi相连，漏极与第二节点ro相连；第八开关晶体管T8的栅极与第二节点ro相连，源极与参考信号端Vref相连，漏极与第一节点相连；第九开关晶体管T9的栅极与第一节点PU相连，源极与参考信号端Vref相连，漏极与第二节点H)相连；第十开关晶体管TlO的栅极与驱动信号输出端Out相连，源极与参考信号端Vref相连，漏极与第二节点H)相连；第十一开关晶体管Tll的栅极与第一节点相连，源极与第一时钟信号端ckl相连，漏极与驱动信号输出端Out相连；第十二开关晶体管T12的栅极与第二节点ro相连，源极与参考信号端Vref相连，漏极与驱动信号输出端Out相连；第一电容Cl连接于第二节点H)与参考信号端Vref之间；第二电容C2连接于第一节点I3U与驱动信号输出端Out之间。
[0087]具体地，在图4中所有开关晶体管均为N型晶体管，当然在具体实施时，所有开关晶体管也可以均为P型晶体管，或者部分晶体管为N型晶体管，部分晶体管为P型晶体管，在此不作限定。
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