大板加电线路及其制造方法
【专利摘要】本发明涉及一种大板加电线路及其制造方法。该大板加电线路包括对置的彩膜基板和阵列基板，该彩膜基板的外围区域设有悬空的ITO图形，该阵列基板的外围区域邻近于该阵列基板的内围区域设有接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形，所述接触孔与所述悬空的ITO图形之间设有导电体导通电流。本发明还提供了相应的大板加电线路制造方法。本发明大板加电线路及其制造方法对CVD的设备要求降低，有利于获得更好的玻璃基板利用率，获得更好效益，减少静电破坏的发生比例。
【专利说明】大板加电线路及其制造方法
【技术领域】
[0001]本发明涉及液晶显示技术，尤其涉及一种大板加电线路设计及其制造方法。
【背景技术】
[0002]随着信息社会的发展，人们对显示设备的需求得到了增长。为了满足这种需求，最近几种平板显示设备，比方说:液晶显示器件(IXD)，等离子体显示器件(PDP)，有机发光二极管(OLED)显示器件都得到了迅猛的发展。在平板显示器件当中，液晶显示器件由于其重量低、体积小、能耗低的优点，正在逐步取代冷阴极显示设备。
[0003]但是最初出现的扭曲向列型(TN)，超扭曲向列型(STN)液晶显示模式存在对比度低，视角差等问题点。随着人们生活水平的提高，对显示器件的要求也越来越高，所以以面内开关显示模式(IPS:1n Plan Switch),垂直配向显示模式(VA:Vertical Alignment)等广视角显示技术得到了飞跃的发展。
[0004]对于面内开关显示模式，其具有非常好的广视角显示效果，但是为了实现较好的面内开关显示模式的显示效果，在其生产过程中，对于摩擦工序的要求也就非常的高，这在很大程度上造成其摩擦的工艺冗余度较小。在大规模生产过程中，容易时不时地出现相关的问题。
[0005]参见图1a及图lb，图1a为现有技术垂直配向模式不加电状态下示意图(配向层省略)，图1b为现有技术垂直配向模式加电状态下示意图(配向层省略)。对于垂直配向显示模式而言，液晶显示器件主要由上基板111、下基板112，以及像夹心饼干一样嵌入在两个基板之间的负性液晶分子114组成。在上基板111、下基板112的内侧均有透明导电层(ΙΤ0:氧化铟锡)113，从而可以形成垂直电场；在两层透明导电层113之间嵌入的负性液晶分子114，是一种液晶分子长轴的介电常数小于垂直于液晶分子长轴的方向上的介电常数的液晶。如图1a所示，在没有垂直电场作用在负性液晶分子114上的情况下，负性液晶分子114垂直于基板表面取向，如图1b所示，当有垂直电场作用在负性液晶分子114上时，由于负性液晶分子114长轴的介电常数较小，所以负性液晶分子114在电场作用下，会发生特定方向的取向，最终垂直于电场方向排列。同面内开关(IPS)模式相比,垂直配向模式在生产过程中不需要摩擦工艺，所以大大提高了其在大规模生产上的优势。
[0006]参见图2a和图2b，图2a为现有技术多畴垂直配向模式不加电状态示意图(配向层省略)，图2b为现有技术多畴垂直配向模式加电状态示意图(配向层省略)。最初的垂直配向模式是一种多畴垂直配向模式(MVA:Multi_domain Vertical Alignment),如图2a和图2b所示，对于多畴垂直配向模式而言，液晶显示器件主要由上基板111、下基板112，以及嵌入在两个基板之间的负性液晶分子114组成。在上基板111、下基板112的内侧均有透明导电层113，从而可以形成垂直电场，如图2a所示，在没有垂直电场作用的情况下，负性液晶分子114垂直于基板表面取向，如图2b所不，当有垂直电场作用时，负性液晶分子114在电场作用下垂直于电场方向排列。这种模式的特点是通过在彩膜侧的上基板111制作一定形状的突起(Rib) 115，实现多畴显示(一般是4畴)。这种方式进一步改善了垂直配向模式的视角特性。但是也存在相关的问题:由于彩膜侧的突起115，使突起115周围一定范围内的负性液晶分子114并没有实现较好的垂直取向，所以即使在正视野，也存在较大的漏光，影响了多畴垂直配向模式对比特性的提高。
[0007]随着技术的发展，出现了相关的改进，图形化垂直配向模式(PVA =PatternedVertical Alignment),其特点是不需要制作彩膜侧突起,而是在彩膜侧透明电极(ΙΤ0:氧化铟锡)上制作对应的ITO裂缝(Slit)等图形(Pattern)，裂缝的宽度通常8?15微米左右，实现多畴显示。如图3a和图3b所示，图3a为现有技术图形化垂直配向模式不加电状态示意图(配向层省略)，图3b为现有技术图形化垂直配向模式加电状态示意图(配向层省略);对于图形化垂直配向模式而言，液晶显示器件主要由上基板111、下基板112，以及嵌入在两个基板之间的负性液晶分子114组成。在上基板111、下基板112的内侧均有透明导电层113，从而可以形成垂直电场，如图3a所示，在没有垂直电场作用的情况下，负性液晶分子114垂直于基板表面取向，如图3b所不，当有垂直电场作用时，负性液晶分子114在电场作用下垂直于电场方向排列。这种模式的特点是在彩膜侧的上基板111制作对应的ITO裂缝116，这种方法克服了彩膜侧的突起，大幅度减少了相应的漏光。
[0008]但是以上两种技术，都存在另外一个问题点，无论是MVA还是PVA，其凸起和ITO裂缝处的透过率都要比正常像素区域的透过率小很多，从而对产品总体的透过率带来影响。
[0009]基于这一问题点，最近出现了一种新的垂直配向模式，其特点表现在在彩膜侧既不存在突起，也不存在ITO裂缝。这不仅节省了彩膜的制作成本，而且还提高了整体的透过率。这种模式被称为高分子稳定垂直配向模式(PSVA:Polymer Sustained VerticalAlignment)。其不仅在彩膜上和MVA和PVA有所不同，在使用的液晶上也有所差别，以及在阵列侧透明电极的具体图形上也和MVA和PVA不同。在液晶方面，PSVA其在原先的负性液晶中添加了反应单体，在液晶盒形成后，通过在液晶盒两端施加电压，在紫外光的激化下，反应单体发生聚合，从而完成液晶的光配向。在这一过程中，光和电两者缺一不可。
[0010]如图4所示，其为现有技术大玻璃基板加电线路示意图。通常为了在光配向的时候给液晶盒119施加电压，在大玻璃基板的外围区域会设置一系列的加电端子，比如有栅极端子121，数据端子122，阵列侧共通电极端子123和彩膜侧共通电极端子等。当阵列基板和彩膜基板124贴合在一起以后，这些端子被遮蔽在彩膜基板124下方，需要通过一次切害I]，切除彩膜基板124的边缘，这样这些端子才可以裸露出来，这些端子通过大板内围区域的一系列的走线120引入到液晶盒119。
[0011]加电电路，特别是通常的PSVA加电配向线路由于在大玻璃基板的边缘，这导致了以下问题:
[0012]I)加电线路在下基板(阵列基板)，由于下基板本身就是一个走线特别密集的基板，而且许多膜层都是金属膜，加电线路越长，越容易发生静电破坏；由于走线很长，难免发生走线跨接的情形，在线路交叉的部位，非常容易发生静电击穿，这会造成液晶盒无法施加正确的电压进行光配向，从而广生废品，影响广品的良率；
[0013]2 )每个屏在大板上都要有自己独立的走线，加电线路占用了 一部分玻璃基板的面积，所以这些走线占用了大量的玻璃基板面积，这使玻璃基板的利用率提升受到限制，对于提高玻璃基板利用率，降低成本不利，在成本竞争中处于不利地位；
[0014]3)加电线路的加电端子一般放在下基板大板的边缘，比较靠近化学气相沉积(CVD)成膜区的边缘，在制造过程中，为了保证端子在整个制造工艺中不受破坏，这些金属端子除了特意开口的区域，其他部分都希望被绝缘膜包裹，防止制造过程中的酸碱腐蚀金属端子，以及长期放置时发生的电化学腐蚀，需要CVD设备有更靠近边缘的成膜区，但是绝缘膜的制作受制于CVD设备的成膜能力，过度提高，将导致设备成本增加。
【发明内容】
[0015]因此，本发明的目的在于提供一种大板加电线路，将一部分下基板的加电线路转移到上基板上去。
[0016]本发明的另一目的在于提供一种大板加电线路制造方法，能够制造将一部分下基板的加电线路转移到上基板上去的大板加电线路。
[0017]为实现上述目的，本发明提供了一种大板加电线路，包括对置的彩膜基板和阵列基板，该彩膜基板的外围区域设有悬空的ITO图形，该阵列基板的外围区域邻近于该阵列基板的内围区域设有接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形，所述接触孔与所述悬空的ITO图形之间设有导电体导通电流。
[0018]其中，所述导电体为金胶。
[0019]其中，所述悬空的ITO图形形成于该彩膜基板的共通电极层。
[0020]其中，所述彩膜基板包括玻璃基板，黑矩阵图形，彩色滤光膜，间隔粒子及共通电极层。
[0021]其中，所述彩膜基板包括玻璃基板，黑矩阵图形，间隔粒子及共通电极层。
[0022]其中，所述阵列基板包括彩色滤光膜。
[0023]本发明还提供了一种大板加电线路的制造方法，包括:
[0024]步骤S10、在彩膜基板的外围区域设置悬空的ITO图形；
[0025]步骤S20、该阵列基板的外围区域邻近于该阵列基板的内围区域设置接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形；
[0026]步骤S30、将所述彩膜基板和阵列基板对置，在所述接触孔与所述悬空的ITO图形之间设置导电体导通电流。
[0027]其中，该步骤SlO包括:
[0028]SI 1、在承载治具上放入用于ITO溅射的基板；
[0029]S12、通过溅射设备制作透明电极及所述悬空的ITO图形。
[0030]其中，所述承载治具设有挡块以阻挡ITO溅射，从而形成所述悬空的ITO图形。
[0031]其中，所述挡块为U形。
[0032]本发明大板加电线路及其制造方法的有益效果是:加电线路(金属图形)距离下基板边缘距离拉大，对CVD的设备要求降低；加电线路占用的下基板面积减少，有利于获得更好的玻璃基板利用率，获得更好效益；减少下基板线路重叠的面积，减少静电破坏的发生比例。
【专利附图】
【附图说明】[0033]下面结合附图，通过对本发明的【具体实施方式】详细描述，将使本发明的技术方案及其他有益效果显而易见。
[0034]附图中，
[0035]图1a为现有技术垂直配向模式不加电状态下示意图(配向层省略)；
[0036]图1b为现有技术垂直配向模式加电状态下示意图(配向层省略)；
[0037]图2a为现有技术多畴垂直配向模式不加电状态示意图(配向层省略)；
[0038]图2b为现有技术多畴垂直配向模式加电状态示意图(配向层省略)；
[0039]图3a为现有技术图形化垂直配向模式不加电状态示意图(配向层省略)；
[0040]图3b为现有技术图形化垂直配向模式加电状态示意图(配向层省略)；
[0041]图4为现有技术大玻璃基板加电线路示意图；
[0042]图5a为本发明大板加电线路第一较佳实施例的彩膜基板的截面图；
[0043]图5b为本发明大板加电线路第一较佳实施例的彩膜基板的俯视图；
[0044]图6为本发明大板加电线路第一较佳实施例的阵列基板的截面图；
[0045]图7为本发明大板加电线路第一较佳实施例的液晶盒的截面图；
[0046]图8为图7的液晶盒进行加电配向的截面图；
[0047]图9a为本发明大板加电线路第二较佳实施例的彩膜基板的截面图；
[0048]图9b为本发明大板加电线路第二较佳实施例的彩膜基板的俯视图；
[0049]图10为本发明大板加电线路第二较佳实施例的阵列基板的截面图；
[0050]图11为本发明大板加电线路第二较佳实施例的液晶盒的截面图；
[0051]图12为图11的液晶盒进行加电配向的截面图；
[0052]图13为用于本发明大板加电线路制造方法的治具的结构示意图；
[0053]图14为用于本发明大板加电线路制造方法的治具的挡块区域局部结构立体示意图；
[0054]图15为本发明大板加电线路的制造方法的流程图。
【具体实施方式】
[0055]本发明的大板加电线路包括对置的彩膜基板和阵列基板，该彩膜基板的外围区域设有悬空的ITO图形，该阵列基板的外围区域邻近于该阵列基板的内围区域设有接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形，所述接触孔与所述悬空的ITO图形之间设有导电体导通电流。
[0056]本发明通过将阵列基板(下基板)上的加电线路的外围转移到上基板:搭配在上基板共通电极的制作过程中，使用合适图形的掩膜板(Shadow Mask)制作出悬空的ITO图形，用上基板的共通电极(ITO)来替代原来在下基板外围的加电走线。
[0057]参见图15，其为本发明大板加电线路的制造方法的流程图。
[0058]该大板加电线路的制造方法主要包括:
[0059]步骤S10、在彩膜基板的外围区域设置悬空的ITO图形；
[0060]步骤S20、该阵列基板的外围区域邻近于该阵列基板的内围区域设置接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形；[0061]步骤S30、将所述彩膜基板和阵列基板对置，在所述接触孔与所述悬空的ITO图形之间设置导电体导通电流。
[0062]步骤SlO还包括:
[0063]S11、在承载治具上放入用于ITO溅射的基板；
[0064]S12、通过溅射设备制作透明电极及所述悬空的ITO图形。
[0065]该承载治具设有挡块以阻挡ITO溅射，从而形成所述悬空的ITO图形。
[0066]下面结合具体实施例来详细说明本发明大板加电线路及其制造方法。本领域技术人员可以理解，本发明是关于大板加电线路的发明，下述说明中涉及的具体的阵列基板和彩膜基板及制造方法仅是作为举例而与本发明的大板加电线路结合在一起。
[0067]如图5a及图5b所不，图5a为本发明大板加电线路第一较佳实施例的彩膜基板的截面图，图5b为本发明大板加电线路第一较佳实施例的彩膜基板的俯视图，图5b中略去了玻璃基板。上基板(彩膜基板)的制作工艺如下:
[0068]玻璃基板50清洗后，制作黑矩阵图形51 ；
[0069]依次制作红色色阻图形，绿色色阻图形，及蓝色色阻图形，从而形成彩色滤光膜52 ；
[0070]通过派射(Sputter)设备制作透明电极53 (共通电极)；
[0071]然后,通过涂布(Coater),曝光,显影制作间隔粒子(Photo Spacer) 55。
[0072]透明电极53的制作可以结合图13及图14来理解。如图13所示，其为用于本发明大板加电线路制造方法的治具的一较佳实施例的结构示意图。用于ITO溅射的基板首先放入如图13所示的承载(Carrier)治具上，治具周边设有夹持机构131以固定基板，在治具的两侧有U形的挡块132，当然挡块132的形状不仅限定于U形，挡块132的数量也可以根据需要调整。该治具可以在现有治具的基础上通过在其两侧增加挡块132来实现。
[0073]在溅射时，由于挡块132的阻挡，其对应的正下方没有ΙΤ0，从而得到了要求数量的悬空(Floating)的ITO图形54。这样制作出的悬空的ITO图形54下方，不应有红，绿，蓝或者黑矩阵等层。
[0074]如图14所示，其为用于本发明大板加电线路制造方法的治具的挡块区域局部结构立体示意图。挡块具有U形的遮挡区141，遮挡区141内为希望成膜区。
[0075]如图6所示，为本发明大板加电线路第一较佳实施例的阵列基板的截面图。下基板(阵列基板)的制作工艺如下:
[0076]通过溅射设备在玻璃基板60上制作栅极(Gate)层金属；
[0077]通过曝光，显影，蚀刻等工艺得到栅极图形61 ；
[0078]通过CVD设备，制作绝缘膜62和非晶硅63，
[0079]通过曝光，显影，蚀刻等工艺得到硅岛64 ；
[0080]通过溅射设备制作源极/漏极层金属；
[0081]通过曝光，显影，蚀刻等工艺得到源极/漏极图形65 ；
[0082]通过CVD设备，制作绝缘膜66 ；
[0083]通过曝光，显影，蚀刻把薄膜晶体管及必要位置的绝缘膜打透，裸露出下面的金属，制作接触孔；
[0084]制作像素电极/公共电极67。[0085]其中，原配向用加电线路在大玻璃基板外围的部分取消，而是用靠内的接触孔代替，这些接触孔的位置匹配上基板制作出来的悬空的ITO图形54 (透明电极)。
[0086]如图7所示，其为本发明大板加电线路第一较佳实施例的液晶盒的截面图。上下基板完成后，通过成盒工艺得到液晶盒。分别经过基板清洗，配像膜涂布，封框胶涂布，液晶滴下等工艺，在外围接触孔的部位，通过封框胶涂布工艺制作一些可以上下导通电流的金胶(把金球混入封框胶内)。
[0087]如图8所示，其为图7的液晶盒进行加电配向的截面图。液晶盒制作完毕后，在光配向前，通过边缘切割，切除下基板的外围部分，即第一次切割切掉除了设有连通孔的外围部分；后续大板还要进行第二次切割，把面板做出来，使上基板的加电端子裸漏出来，因为加电端子的上方有上基板遮挡，所以无法裸露出来，把上基板外围切割掉以后，加电端子就可以露出来，从而可以实现最终的加电配向。
[0088]通过上述方法，本发明实现了把下基板的外围走线转移到上基板，从而避免了其在下基板上带来的种种问题。
[0089]如图9a及图9b所示，图9a为本发明大板加电线路第二较佳实施例的彩膜基板的截面图，图9b为本发明大板加电线路第二较佳实施例的彩膜基板的俯视图，图9b中略去了玻璃基板。上基板(彩膜基板)的制作工艺如下:
[0090]玻璃基板90清洗后，制作黑矩阵图形91 ；
[0091]通过溅射设备制作透明电极93 (共通电极)，
[0092]如图13，用于ITO Sputter的基板首先放入如13所示的承载治具上。
[0093]在溅射时，由于挡块132的阻挡，其对应的正下方没有ΙΤ0，从而得到了要求数量的悬空的ITO图形94。这样制作出的悬空的ITO图形94下方，不应有红，绿，蓝或者黑矩阵等层。
[0094]通过涂布，曝光，显影制作间隔粒子95 ;
[0095]如图10所示，其为本发明大板加电线路第二较佳实施例的阵列基板的截面图。下基板(阵列基板)的制作工艺如下:
[0096]通过溅射设备制作栅极层金属；
[0097]通过曝光，显影，蚀刻等工艺得到栅极图形101 ；
[0098]通过CVD设备，制作绝缘膜102和非晶硅103，
[0099]通过曝光，显影，蚀刻等工艺得到硅岛104 ；
[0100]通过溅射设备制作源极/漏极层金属；
[0101]通过曝光，显影，蚀刻等工艺得到源极/漏极图形105 ；
[0102]通过CVD设备，制作绝缘膜106 ；
[0103]依次制作红色色阻图形，绿色色阻图形，蓝色色阻图形，成彩色滤光膜107 ；
[0104]通过CVD设备，制作绝缘膜108 ；
[0105]通过曝光，显影，蚀刻把薄膜晶体管及必要位置的绝缘膜打透，裸露出下面的金属；
[0106]制作公共电极109;
[0107]其中，原配向用加电线路在大玻璃基板外围的部分取消，而是用靠内的接触孔代替，即大板的外围区域靠近内部区域的位置处的接触孔，接触孔和下基板的走线相连，然后走线引入到大板内围区域，这些接触孔的位置匹配上基板制作出来的悬空的ITO图形94(透明电极)。
[0108]如图11所示，其为本发明大板加电线路第二较佳实施例的液晶盒的截面图。上下基板完成后，通过成盒工艺得到液晶盒。分别经过基板清洗，配像膜涂布，封框胶涂布，液晶滴下等工艺，在外围接触孔的部位，通过封框胶涂布工艺制作一些可以上下导通电流的金胶(把金球混入封框胶内)。
[0109]如图12所示，其为图11的液晶盒进行加电配向的截面图。液晶盒制作完毕后，在光配向前，通过边缘切割，切除下基板的外围部分，上基板的加电端子裸漏出来，就可以实现最终的加电配向。
[0110]通过上述方法，就实现了把下基板的外围走线转移到上基板，从而解决了其在下基板上带来的种种问题。
[0111]本发明大板加电线路及其制造方法的有益效果是:加电线路(金属图形)距离下基板边缘距离拉大，对CVD的设备要求降低；加电线路占用的下基板面积减少，有利于获得更好的玻璃基板利用率，获得更好效益；减少下基板线路重叠的面积，减少静电破坏的发生比例。
[0112]以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明后附的权利要求的保护范围。
【权利要求】
1.一种大板加电线路，其特征在于，包括对置的彩膜基板和阵列基板，该彩膜基板的外围区域设有悬空的ITO图形，该阵列基板的外围区域邻近于该阵列基板的内围区域设有接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形，所述接触孔与所述悬空的ITO图形之间设有导电体导通电流。
2.如权利要求1所述的大板加电线路，其特征在于，所述导电体为金胶。
3.如权利要求1所述的大板加电线路，其特征在于，所述悬空的ITO图形形成于该彩膜基板的共通电极层。
4.如权利要求1所述的大板加电线路，其特征在于，所述彩膜基板包括玻璃基板，黑矩阵图形，彩色滤光膜，间隔粒子及共通电极层。
5.如权利要求1所述的大板加电线路，其特征在于，所述彩膜基板包括玻璃基板，黑矩阵图形，间隔粒子及共通电极层。
6.如权利要求5所述的大板加电线路，其特征在于，所述阵列基板包括彩色滤光膜。
7.一种大板加电线路的制造方法，其特征在于，包括: 步骤S10、在彩膜基板的外围区域设置悬空的ITO图形； 步骤S20、该阵列基板的外围区域邻近于该阵列基板的内围区域设置接触孔，所述接触孔电性连接该阵列基板的内围区域的走线，所述接触孔的位置匹配所述悬空的ITO图形； 步骤S30、将所述彩膜基板和阵列基板对置，在所述接触孔与所述悬空的ITO图形之间设置导电体导通电流。
8.如权利要求7所述的大板加电线路的制造方法，其特征在于，该步骤SlO包括: 511、在承载治具上放入用于ITO溅射的基板； 512、通过溅射设备制作透明电极及所述悬空的ITO图形。
9.如权利要求8所述的大板加电线路的制造方法，其特征在于，所述承载治具设有挡块以阻挡ITO溅射，从而形成所述悬空的ITO图形。
10.如权利要求9所述的大板加电线路的制造方法，其特征在于，所述挡块为U形。
【文档编号】G02F1/13GK103885221SQ201410149194
【公开日】2014年6月25日 申请日期:2014年4月14日 优先权日:2014年4月14日
【发明者】廖炳杰, 徐亮, 马佳星, 陈招睦 申请人:深圳市华星光电技术有限公司