的主面的法线方向，是与第一方向X及第二方向Y分别垂直的方向。
[0029]第一半导体层12形成于第一绝缘基板10的主面的上方。因而，第一半导体层12既可以与第一绝缘基板10的主面接触，也可以位于与上述主面分离的位置。在后者的情况下，在上述主面与第一半导体层12之间介有基底保护膜。第一半导体层12具备第一区域12A、第二区域12B及第一沟道区域12C。第一沟道区域12C在沿着第一绝缘基板10的主面的方向上位于第一区域12A与第一区域12B之间。第一沟道区域12C具备与栅电极WG对置的上表面12Ca。第一及第二区域12A、12B的一方作为源极区域起作用，第一及第二区域12A、12B的另一方作为漏极区域起作用。第一区域12A及第一区域12B与第一沟道区域12C相比被低电阻化。第一半导体层12及第二半导体层18由非晶硅、多晶硅、有机物半导体、氧化物半导体等半导体形成。在本实施方式中，第一半导体层12及第二半导体层18由氧化物半导体形成。
[0030]第一绝缘膜14至少形成于第一沟道区域12C之上。在本实施方式中，第一绝缘膜14仅形成在第一沟道区域12C之上。第一绝缘膜14及第二绝缘膜16分别作为栅极绝缘膜起作用，因此优选为由即便是薄膜也不易产生短路等缺陷的无机材料形成。这样的无机材料例如能够列举出硅氧化物、硅氮化物等，但是没有特别限定，也可以是铝、铪或钇等的氧化物材料或者它们的层叠膜。
[0031]在此，第一沟道区域12C是重叠了第一绝缘膜14的重叠区域。第一区域12A及第二区域12B是从第一绝缘膜14离开的非重叠区域。第一区域12A及第二区域12B的还原性元素浓度比第一沟道区域12C的还原性元素浓度高。
[0032]栅电极WG形成在第一绝缘膜14之上。栅电极WG具备:与第一沟道区域12C的上表面12Ca对置的底面WGb ;以及与第二半导体层18对置的上表面WGa。底面WGb的一边与第一区域12A和第一沟道区域12C的边界线在第三方向Z上对置，底面WGb的另一边与第二区域12B和第一沟道区域12C的边界线在第三方向Z上对置。S卩，第一沟道区域12C的第一沟道长L1相当于底面WGb的对置的一对边之间的距离。栅电极WG形成为正锥台状。栅电极WG在未图示的区域与栅极线G电连接。例如也可以是，栅电极WG及栅极线G在同一水平的层中用相同的材料来一体地形成。
[0033]第二绝缘膜16形成于至少栅电极WG之上。在该实施方式中，第二绝缘膜16形成于第一绝缘基板10、第一半导体层12及栅电极WG之上，覆盖绝缘膜14的侧面。第二绝缘膜16在与第一区域12A对置的区域形成有第一接触孔CH1。此外，第二绝缘膜16在与第二区域12B对置的区域形成有第二接触孔CH2。第一接触孔CH1及第二接触孔CH2在沿着第三方向Z的方向上延伸，贯穿第二绝缘膜16。第一接触孔CH1使第一区域12A的一部分露出到第二绝缘膜16的外侧，第二接触孔CH2使第二区域12B的一部分露出到第二绝缘膜16的外侧。
[0034]第二半导体层18形成于第二绝缘膜16之上，与第一半导体层12对置。第二半导体层18具备与第一区域12A电连接的第三区域18A、与第二区域12B电连接的第四区域18B、以及第二沟道区域18C。该实施方式中，第三区域18A穿过第一接触孔CH1而与第一区域12A接触。第四区域18B穿过第二接触孔CH2而与第二区域12B接触。第二沟道区域18C在沿着第一绝缘基板10的主面的方向上位于第三区域18A与第四区域18B之间。第二沟道区域18C具备与栅电极WG的上表面WGa对置的底面18Cb。第三及第四区域18A、18B的一方作为源极区域起作用，第三及第四区域18A、18B的另一方作为漏极区域起作用。本实施方式中，第一沟道区域12C的第一沟道宽度与第二沟道区域18C的第二沟道宽度相同。
[0035]低电阻布线20A位于第二半导体层18的上方，与第三区域18A接触。该实施方式中，低电阻布线20A形成于第二绝缘膜16及第二半导体层18之上。低电阻布线20A的一端与上表面WGa对置，与第三区域18A和第二沟道区域18C的边界线对置。低电阻布线20B位于第二半导体层18的上方，与第四区域18B接触。该实施方式中，低电阻布线20B的一端与上表面WGa对置，与第四区域18B和第二沟道区域18C的边界线对置。S卩，第二沟道区域18C的第二沟道长L2相当于从对置的低电阻布线20A的一端至低电阻布线20B的一端的距离。
[0036]低电阻布线20A作为薄膜晶体管TR的第一电极起作用，低电阻布线20B作为薄膜晶体管TR的第二电极起作用。低电阻布线20A、20B的一方作为源电极起作用，低电阻布线20A、20B的另一方作为漏电极起作用。例如，在低电阻布线20A作为源电极起作用的情况下，与低电阻布线20A电连接的第一区域12A及第三区域18A均作为源极区域起作用。这样的情况下，低电阻布线20B作为漏电极起作用，与低电阻布线20B电连接的第二区域12B及第四区域18B均作为漏极区域起作用。栅电极WG、低电阻布线20A及低电阻布线20B作为金属，例如由钼、钨、铝、钛、铜或者它们的合金来形成。
[0037]如上述那样，薄膜晶体管TR由第一半导体层12和栅电极WG构成顶栅型薄膜晶体管的构造，由第二半导体层18和栅电极WG构成底栅型薄膜晶体管的构造。S卩，本实施方式的薄膜晶体管TR为双沟道构造的薄膜晶体管，顶栅型薄膜晶体管和底栅型薄膜晶体管共享栅电极WG。例如，栅电极WG被施加薄膜晶体管TR的阈值电压Vth以上的栅极电压Vg时，由于低电阻布线20A与低电阻布线20B之间的电位差，而在低电阻布线20A与低电阻布线20B之间开始流动漏极电流Id。将此时的漏极电流Id称作导通电流。
[0038]在本实施方式中，第一半导体层12与第二半导体层18是并联连接，因此，漏极电流Id是第二半导体层18中流动的第二漏极电流Id2和第一半导体层12中流动的第一漏极电流Idl之和。第一半导体层12和第二半导体层18不是设置于同一水平的层，而是在第三方向Z上对置地设置。这种构造的薄膜晶体管TR中，能够实现薄膜晶体管TR的占有面积的缩小，而且能够确保充分的沟道宽度。即，能够实现薄膜晶体管TR的占有面积的缩小，而且能够实现导通电流的增大。或者，能够不改变薄膜晶体管TR的占有面积而增大沟道宽度。
[0039]通过将这种薄膜晶体管TR应用于第一薄膜晶体管TR1，能够有助于像素PX的开口率的提高。此外，通过将薄膜晶体管TR应用于第二薄膜晶体管TR2，能够有助于源极驱动器SD及栅极驱动器GD的小型化(占有面积的缩小)，进而能够有助于窄边框化(边框区域的缩小)。
[0040]低电阻布线20A、20B通过对第二半导体层18之上所形成的金属膜实施图案刻画来形成。第二半导体层18中，不与低电阻布线20A、20B对置的区域为第二沟道区域18C。因此，可能会由于图案刻画的偏移而导致第二沟道区域18C与栅电极WG的相对位置偏移。在底面18Cb与上表面WGa对置的面积非一定的情况下，这种薄膜晶体管TR的性能会产生偏差。因而，通过使低电阻布线20A的一端与上表面WGa对置、并且低电阻布线20B的一端与上表面WGa对置，即使图案刻画稍微产生了偏移，也能够使底面18Cb的整体与上表面WGa对置。因此，根据本实施方式，能够抑制薄膜晶体管TR的性能偏差。
[0041]此外，本实施方式中，栅电极WG形成为正锥台状。S卩，第一沟道长L1比第二沟道长L2更长(L2<L1)。这种构造时，多数情况下，第一半导体层12所构成的顶栅型薄膜晶体管的阈值电压Vthl与第二半导体层18所构成的底栅型薄膜晶体管的阈值电压Vth2相比向正电压方向偏移。
[0042]因此，在本实施方式中，上表面12Ca与底面WGb之间的与第三方向Z平行的方向上的间隔T14，大于上表面WGa与底面18Ca之间的与第三方向Z平行的方向上的间隔T16。若第一半导体层12所构成的顶栅型薄膜晶体管的导通电流的值比第二半导体层18所构成的底栅型薄膜晶体管的导通电流的值高，则会成为具有驼峰(hump)特性从而在设计方面不便使用的薄膜晶体管TR，因此，如上述那样设为T16 < T14。因此，根据本实施方式的薄膜晶体管TR的构成，能够抑制薄膜晶体管TR的性能偏差。
[0043]然而，第一漏极电流Idl与第