多功能芯片内置的测试电路的制作方法
【专利摘要】本实用新型公开一种多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路；判断电路包括第一D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及与非门；时钟选择电路包括二选一电路和第四反相器；测试下拉电路包括第一NMOS管和第二NMOS管；下拉脉冲电路包括D锁存器、第五反相器和或非门。所述测试电路括判断电路、时钟选择电路、测试下拉电路和下拉脉冲电路，只用一个测试端口即可实现现有技术的常规电路采用三个端口方可实现的三种测试功能，从而能够避免芯片内部的测试电路对芯片资源的浪费，进而能够降低芯片的成本。
【专利说明】
多功能芯片内置的测试电路
技术领域
[0001] 本实用新型涉及测试电路技术领域。更具体地，涉及一种多功能芯片内置的测试 电路。
【背景技术】
[0002] 现有技术中，在各种芯片内部，都需要设置测试电路，用以检测芯片内部的某部分 的功能。许多时候，芯片需要测试一个频率输出，以检查是否符合预定的频率要求;另外一 些时候，需要向芯片内部输入一个时钟，以实现对芯片进行同步控制或者加速测试;还有一 些时候，需要通过简单方便的置高或置低某些测试端，来控制某些功能的测试。
[0003] 如图1和图2所示，现有技术的芯片内置的测试电路采用一个时钟选择电路。该时 钟选择电路包括第一 D触发器Fla、第二D触发器F2a、二选一电路I3a、第一反相器I4a和第二 反相器I5a，其中第一 D触发器Fla的时钟端C和第二D触发器F2a的时钟端C均电连接至内部 待测时钟CK1，第一 D触发器Fla的时钟反端CB和第二D触发器F2a的时钟反端CB均电连接至 第二反相器I5a的反相输出端Y，第一 D触发器Fla的D端接高电位，第二D触发器F2a的D端电 连接至第一D触发器Fla的Q端，组成类似移位寄存器的结构，第一D触发器Fla的R端和第二D 触发器F2a的R端均电连接至第二端口 P0RT2,二选一电路I3a的第一输入端inO电连接至第 二端口 P0RT2,二选一电路I3a的第二输入端ini电连接至内部待测时钟CK1，二选一电路I3a 的选择端sel电连接至第二D触发器F2a的Q端，二选一电路I3a的输出端out经第一反相器 I4a电连接至时钟输出端CKout。内部待测时钟CK1依次经第一缓冲器Ila和第二缓冲器I2a 电连接至第一端口 P0RT1。
[0004] 当外送频率经由第二端口 P0RT2输入时，该时钟选择电路会自动比较第二端口 P0RT2和内部待测时钟CK1的频率快慢，并从二者中选择较快的频率送至时钟输出端CKout， 以供后级电路使用。
[0005] 第三端口 P0RT3作为控制端，依次经第三缓冲器I6a和第四缓冲器I7a缓冲后接入 芯片内部，控制某些功能的测试。
[0006] 可以看到，现有技术的芯片内置的测试电路为了实现上述三种测试功能，采用三 个端口。由于三个端口所占据的芯片面积远远大于芯片的其它器件，因此，三个端口相当程 度上增加了芯片面积。更为重要的是，后续还要为三个端口做相应的测试配套。因此，现有 技术的芯片内置的测试电路浪费了宝贵的芯片资源，增加了芯片的成本。如何避免芯片内 部的测试电路对芯片资源的浪费进而降低芯片的成本成为本领域技术人员亟待解决的技 术问题。
[0007] 因此，需要提供一种多功能芯片内置的测试电路。 【实用新型内容】
[0008] 本实用新型的目的在于提供一种多功能芯片内置的测试电路。
[0009] 为达到上述目的，本实用新型采用下述技术方案：
[0010] 多功能芯片内置的测试电路，该测试电路包括判断电路、时钟选择电路、测试下拉 电路和下拉脉冲电路；
[0011] 判断电路包括第一 D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、 以及与非门；
[0012] 时钟选择电路包括二选一电路和第四反相器；
[0013] 测试下拉电路包括第一 NM0S管和第二NM0S管；
[0014] 下拉脉冲电路包括D锁存器、第五反相器和或非门。
[0015]优选地，所述第二反相器为三态反相器。
[0016] 优选地，所述第一 D触发器的时钟端和所述第二D触发器的时钟端均与内部待测时 钟输入端电连接;所述第一 D触发器的时钟反端和所述第二D触发器的时钟反端均与所述第 三反相器的反相输出端电连接;所述第一 D触发器的D端接高电位，所述第二D触发器的D端 与所述第一 D触发器的Q端电连接;所述第一 D触发器的R端和所述第二D触发器的R端均与所 述与非门的输出端电连接;所述与非门的第一输入端与所述第六反相器的反相输出端电连 接，所述与非门的第二输入端与测试端口电连接;所述第二反相器的输入端与所述第三反 相器的反相输出端电连接;所述第二反相器的反相输出端经电阻电连接至测试端口；所述 第二反相器的使能端和所述第一反相器的输入端均与所述第二D触发器的&端电连接;所 述第二反相器的使能反端与所述第一反相器的反相输出端电连接;所述第一反相器的反相 输出端与控制端电连接。
[0017] 优选地，所述二选一电路的第一输入端与所述与非门的输出端电连接;所述二选 一电路的第二输入端与所述第三反相器的反相输出端电连接;所述二选一电路的选择端与 所述第一反相器的反相输出端电连接;所述二选一电路的输出端与所述第四反相器的输入 端电连接;所述第四反相器的反相输出端电连接至时钟输出端。
[0018]优选地，所述第一匪0S管的源极与所述第二匪0S管的漏极电连接，使得所述第一 匪0S管和所述第二匪0S管串联构成一个下拉管；所述第一匪0S管的漏极与测试端口电连 接;所述第二匪0S管的源极接地;所述第一匪0S管的栅极与所述第一反相器的反相输出端 电连接;所述第二NM0S管的栅极与所述或非门的输出端电连接。
[0019] 优选地，所述D锁存器的时钟端与时钟输出端电连接，所述D锁存器的时钟反端与 所述第五反相器的反相输出端电连接;所述D锁存器的D端与所述或非门的第一输入端电连 接，所述D锁存器的0端与所述或非门的第二输入端电连接;所述D锁存器的Rb端与所述第 六反相器的反相输出端电连接;所述或非门的输出端与所述第二NM0S管的栅极电连接。
[0020] 本实用新型的有益效果如下：
[0021] 与现有技术相比，本实用新型的所述测试电路包括判断电路、时钟选择电路、测试 下拉电路和下拉脉冲电路，只用一个测试端口即可实现现有技术的常规电路采用三个端口 方可实现的三种测试功能，从而能够避免芯片内部的测试电路对芯片资源的浪费，进而能 够降低芯片的成本。
【附图说明】
[0022] 下面结合附图对本实用新型的【具体实施方式】作进一步详细的说明。
[0023] 图1为现有技术的芯片内置的测试电路的电路图。
[0024] 图2为现有技术的芯片内置的测试电路的时序图。
[0025] 图3为本实用新型实施例提供的多功能芯片内置的测试电路的电路图。
[0026] 图4为本实用新型实施例提供的多功能芯片内置的测试电路的时序图。
【具体实施方式】
[0027] 为了更清楚地说明本实用新型，下面结合优选实施例和附图对本实用新型做进一 步的说明。附图中相似的部件以相同的附图标记进行表示。本领域技术人员应当理解，下面 所具体描述的内容是说明性的而非限制性的，不应以此限制本实用新型的保护范围。
[0028] 如图3所示，本实施例提供的多功能芯片内置的测试电路包括判断电路a、时钟选 择电路b、测试下拉电路c和下拉脉冲电路d。
[0029] 判断电路a包括第一 D触发器F1、第二D触发器F2、第一反相器II、第二反相器12、第 三反相器13、以及与非门17。其中，第二反相器12为三态反相器。
[0030]第一 D触发器F1的时钟端C和第二D触发器F2的时钟端C均与内部待测时钟输入端 CK1电连接;第一 D触发器F1的时钟反端CB和第二D触发器F2的时钟反端CB均与第三反相器 13的反相输出端Y电连接;第一 D触发器F1的D端接高电位，第二D触发器F2的D端与第一 D触 发器F1的Q端电连接;第一D触发器F1的R端和第二D触发器F2的R端均与与非门17的输出端Y 电连接;与非门17的第一输入端A与第六反相器16的反相输出端Y电连接，与非门17的第二 输入端B与测试端口 TEST电连接;第二反相器12的输入端A与第三反相器13的反相输出端Y 电连接;第二反相器12的反相输出端Y经电阻R1电连接至测试端口 TEST;第二反相器12的使 能端EN和第一反相器II的输入端A均与第二D触发器F2的g端电连接;第二反相器12的使能 反端ENB与第一反相器II的反相输出端Y电连接；第一反相器II的反相输出端Y与控制端 Ctrl电连接；
[0031 ] 时钟选择电路b包括二选一电路18和第四反相器14。
[0032]二选一电路18的第一输入端inO与与非门17的输出端Y电连接，二选一电路18的第 二输入端ini与第三反相器13的反相输出端Y电连接，二选一电路18的选择端sel与第一反 相器II的反相输出端Y电连接;二选一电路18的输出端out与第四反相器14的输入端A电连 接，第四反相器14的反相输出端Y电连接至时钟输出端CKout。
[0033] 测试下拉电路c包括第一 NM0S管N1和第二NM0S管N2。
[0034] 第一匪0S管N1的源极与第二匪0S管N2的漏极电连接，使得第一匪0S管N1和第二 匪0S管N2串联构成一个下拉管;第一匪0S管N1的漏极与测试端口 TEST电连接;第二匪0S管 N2的源极接地;第一匪0S管N1的栅极与第一反相器11的反相输出端Y电连接;第二NM0S管N2 的栅极与下拉脉冲电路d的或非门19的输出端Y电连接。
[0035] 下拉脉冲电路d包括D锁存器L1、第五反相器15和或非门19。
[0036] D锁存器L1的时钟端C与时钟输出端CKou t电连接，D锁存器L1的时钟反端CB与第五 反相器15的反相输出端Y电连接;D锁存器L1的D端与或非门19的第一输入端A电连接，并且D 锁存器L1电连接至后级电路(图中未示出），使用时由后级电路向D锁存器L1输入同步信号， D锁存器L1的泛端与或非门19的第二输入端B电连接;D锁存器L1的Rb端与第六反相器16的 反相输出端Y电连接。或非门19的输出端Y与第二NMOS管N2的栅极电连接。
[0037]当外送频率经由测试端口 TEST输入时，判断电路a会自动比较外送频率和内部待 测时钟信号的频率快慢，并从二者中选择较快的频率经由时钟选择电路b送至时钟输出端 CKout，以供后级电路使用。
[0038] 本实施例提供的多功能芯片内置的测试电路的工作原理如下：
[0039] 1、检测内部频率:在初始状态下，前级电路（图中未示出）经内部待测时钟输入端 CK1将内部待测时钟信号输入至判断电路a的第一 D触发器F1、第二D触发器F2和第三反相器 13;从第一 D触发器F1的R端输入的信号与所述内部待测时钟信号的频率和相位均相同；从 第二D触发器F2的R端输入的信号与所述内部待测时钟信号的频率和相位均相同；此时，第 二D触发器F2的状态保持不变，第二D触发器F2的Q端保持为低电位，其g端为高电位，控制 端Ctrl为低电位，测试下拉电路c关闭，第二反相器12打开，所述内部待测时钟信号依次经 第三反相器13、第二反相器12和电阻R1输出到测试端口 TEST，实现对内部待测时钟信号的 检测。此时，对所述内部待测时钟信号的检测不会影响测试端口 TEST输出的内部待测时钟 信号的完整性，也不会额外产生电流。
[0040] 2、外送时钟加速测试：当从测试端口 TEST输入的内部待测时钟信号的频率较快 时，第一D触发器F1和第二D触发器F2仍然保持复位状态，第二反相器12保持开启，输入的内 部待测时钟信号依次经第三反相器13、第二反相器12、与非门17、二选一电路18的第一输入 端inO、第四反相器14传输至时钟输出端CKout，由时钟输出端CKout输出以使得后级电路 (图中未示出）能够得到快速测试；当从测试端口TEST输入的内部待测时钟信号撤去后，判 断电路a恢复到上文描述的状态。
[0041 ] 3、置高测试端，来实现控制功能或加速测试：当测试端口 TEST被强制为高电位时， 第一 D触发器F1和第二D触发器F2处于工作状态，在测试端口 TEST经过两个内部待测时钟信 号后，第二D触发器F2的Q端变为高电位，第二D触发器F2的g端变为低电位，关闭第二反相 器12,控制端Ctrl变为高电位且作为测试Flag，以用于内部控制或者测试功能，同时将测试 端口 TEST置于下拉状态，以便当测试端口 TEST被释放时，测试端口 TEST能够自然放电，而不 是维持为置高态。
[0042] 4、恢复状态：当测试端口 TEST被释放时，如上文第3项所述，测试端口 TEST逐渐放 电，当测试端口TEST的电位下降到阈值以下时，第一D触发器F1和第二D触发器F2均再次复 位，此时控制端Ctrl回到低电位，第二反相器12重新打开，测试端口 TEST由高阻状态回复到 与内部待测时钟输入端CK1同步的状态。
[0043] 5、时钟选择电路：当测试端口 TEST有频率时，后续时钟信号选择与测试端口 TEST 相同的信号；当测试端口TEST被强制为高电位时，后续时钟信号选择与内部待测时钟输入 端CK1相同的信号。
[0044] 6、下拉脉冲电路d:下拉脉冲电路d用以产生一个下拉脉冲序列，采用减小脉宽比 的方式实现小电流下拉。该方法也可以采用一个大的下拉电阻的方式来替代，但一般来说， 图4中示出的方法比采用大电阻下拉有效而且成本低。
[0045] 显然，本实用新型的上述实施例仅仅是为清楚地说明本实用新型所作的举例，而 并非是对本实用新型的实施方式的限定，对于所属领域的普通技术人员来说，在上述说明 的基础上还可以做出其它不同形式的变化或变动，这里无法对所有的实施方式予以穷举， 凡是属于本实用新型的技术方案所引伸出的显而易见的变化或变动仍处于本实用新型的 保护范围之列。
【主权项】
1. 多功能芯片内置的测试电路，其特征在于，该测试电路包括判断电路、时钟选择电 路、测试下拉电路和下拉脉冲电路； 判断电路包括第一 D触发器、第二D触发器、第一反相器、第二反相器、第三反相器、以及 与非门； 时钟选择电路包括二选一电路和第四反相器； 测试下拉电路包括第一 NMOS管和第二NMOS管； 下拉脉冲电路包括D锁存器、第五反相器和或非门。2. 根据权利要求1所述的多功能芯片内置的测试电路，其特征在于，所述第二反相器为 三态反相器。3. 根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述第一D触发 器的时钟端和所述第二D触发器的时钟端均与内部待测时钟输入端电连接;所述第一 D触发 器的时钟反端和所述第二D触发器的时钟反端均与所述第三反相器的反相输出端电连接； 所述第一 D触发器的D端接高电位，所述第二D触发器的D端与所述第一 D触发器的Q端电连 接;所述第一 D触发器的R端和所述第二D触发器的R端均与所述与非门的输出端电连接;所 述与非门的第一输入端与第六反相器的反相输出端电连接，所述与非门的第二输入端与测 试端口电连接;所述第二反相器的输入端与所述第三反相器的反相输出端电连接;所述第 二反相器的反相输出端经电阻电连接至测试端口；所述第二反相器的使能端和所述第一反 相器的输入端均与所述第二D触发器的Q端电连接;所述第二反相器的使能反端与所述第一 反相器的反相输出端电连接;所述第一反相器的反相输出端与控制端电连接。4. 根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述二选一电 路的第一输入端与所述与非门的输出端电连接;所述二选一电路的第二输入端与所述第三 反相器的反相输出端电连接;所述二选一电路的选择端与所述第一反相器的反相输出端电 连接;所述二选一电路的输出端与所述第四反相器的输入端电连接;所述第四反相器的反 相输出端电连接至时钟输出端。5. 根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述第一匪OS 管的源极与所述第二NMOS管的漏极电连接，使得所述第一 NMOS管和所述第二NMOS管串联构 成一个下拉管;所述第一匪0S管的漏极与测试端口电连接;所述第二匪 0S管的源极接地； 所述第一 NMOS管的栅极与所述第一反相器的反相输出端电连接;所述第二NMOS管的栅极与 所述或非门的输出端电连接。6. 根据权利要求1或2所述的多功能芯片内置的测试电路，其特征在于，所述D锁存器的 时钟端与时钟输出端电连接，所述D锁存器的时钟反端与所述第五反相器的反相输出端电 连接;所述D锁存器的D端与所述或非门的第一输入端电连接，所述D锁存器的泛端与所述或 非门的第二输入端电连接;所述D锁存器的Rb端与第六反相器的反相输出端电连接;所述或 非门的输出端与所述第二NMOS管的栅极电连接。
【文档编号】G01R31/28GK205562741SQ201620012650
【公开日】2016年9月7日
【申请日】2016年1月5日
【发明人】丁东民, 周盛, 金翔, 吴刚
【申请人】华润半导体（深圳）有限公司