br>[0023]进一步的改进是，:所述第三三极管为PNP管，所述第三三极管的发射极连接所述第三NMOS管的源极，所述第三三极管的基极和集电极接地；所述第四三极管为PNP管，所述第四三极管的发射极连接所述第二电阻的第二端，所述第四三极管的基极和集电极接地。
[0024]进一步的改进是，所述第三三极管为NPN管，所述第三三极管的发射极接地，所述第三三极管的基极和集电极连接所述第三NMOS管的源极；所述第四三极管为NPN管，所述第四三极管的发射极接地，所述第四三极管的基极和集电极连接所述第二电阻的第二端。
[0025]进一步的改进是，所述第四镜像电路包括第五PMOS管，所述第五镜像电路包括第六PMOS管；所述第五PMOS管的源极和所述第六PMOS管的源极都接电源电压，所述第五PMOS管的栅极连接所述第六PMOS管的栅极和漏极，所述第五PMOS管的漏极连接所述第三NMOS管的漏极，所述第六PMOS管的漏极连接所述第四NMOS管的漏极。
[0026]进一步的改进是，所述启动电路包括第六镜像电路，第七镜像电路，第五NMOS管，第三电阻；所述第五NMOS管的漏极连接电源电压，所述第五NMOS管的源极连接到所述第三NMOS管的漏极，所述第五NMOS管的栅极通过所述第三电阻连接到电源电压；所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈进行关系，所述第五NMOS管的栅极通过所述第七镜像电路接地。
[0027]进一步的改进是，所述第六镜像电路包括第七PMOS管和第六NMOS管，所述第七镜像电路包括第七NMOS管；所述第七PMOS管的源极接电源电压，所述第七PMOS管的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系；所述第七PMOS管的漏极、所述第七NMOS管的栅极和所述第六NMOS管的漏极和栅极连接在一起，所述第七NMOS管的源极和所述第六NMOS管的源极都接地，所述第七NMOS管的漏极连接所述第五NMOS管的栅极。
[0028]进一步的改进是，通过增加所述第一 PMOS管的尺寸，使所述第一 PMOS管的漏电流随温度增加，利用所述第一 PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿。
[0029]本发明基准电压的输出路径并不是PTAT电流的镜像路径，输出路径由多个PTAT电流的镜像路径的电流决定，且输出路径中的第一 PMOS管的栅极和基准电压的输出端之间具有负反馈路径，这样在输出端具有较大抽电流时第一 PMOS管的栅极会降低从而提供更多的电流，这样能提高输出端的驱动能力。
[0030]另外，本发明第一 PMOS管并不是PTAT电流的镜像路径，所以第一 PMOS管的尺寸方便设置，通过增加所述第一 PMOS管的尺寸能使所述第一 PMOS管的漏电流随温度增加并利用所述第一 PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿，这样能改善电路的温度系数。
【附图说明】
[0031]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0032]图1是现有带隙基准源的结构示意图；
[0033]图2是本发明实施例带隙基准源的结构示意图；
[0034]图3是本发明较佳实施例带隙基准源的结构示意图；
[0035]图4A是现有带隙基准源输出基准电压随温度变化仿真曲线；
[0036]图4B是本发明较佳实施例带隙基准源输出基准电压随温度变化仿真曲线；
[0037]图5A是现有带隙基准源输出基准电压在具有拉电流时的仿真曲线；
[0038]图5B是本发明较佳实施例带隙基准源输出基准电压在具有拉电流时的仿真曲线。
【具体实施方式】
[0039]如图2所示，是本发明实施例带隙基准源的结构示意图；本发明实施例带隙基准电路包括:启动电路1，PTAT电流产生电路2，输出缓冲和基准电压产生电路3。
[0040]所述启动电路I连接所述PTAT电流产生电路2并在带隙基准电路开启时提供启动电流。
[0041]PTAT电流产生电路2输出第一电流I I，所述第一电流I I为PTAT电流。
[0042]所述输出缓冲和基准电压产生电路3包括:
[0043]第一三极管Ql和第二三极管Q2，所述第一三极管Ql连接成基极和集电极短接的二极管结构，所述第二三极管Q2连接成基极和集电极短接的二极管结构。
[0044]第一镜像电路4，第二镜像电路5和第三镜像电路6，所述第一镜像电路4输出的第二电流12、所述第二镜像电路5输出的第三电流13和所述第三镜像电路6输出的第四电流14都为所述第一电流I I的镜像电流。
[0045]第一 NMOS管丽I的漏极连接所述第二镜像电路5并输入所述第三电流13，第二NMOS管MN2的漏极连接所述第三镜像电路6并输入所述第四电流14，所述第一 NMOS管MNl的栅极和漏极以及所述第二 NMOS管MN2的栅极连接在一起；所述第一三极管Ql连接在所述第一 NMOS管丽I的源极和地之间，所述第二三极管Q2连接在所述第二 NMOS管丽2的源极和地之间，所述第一镜像电路4连接所述第一 NMOS管MNl的源极。
[0046]输出路径包括第一 PMOS管MPl和第一电阻Rl，所述第一 PMOS管MPl的源极连接电源电压，所述第一 PMOS管MPl的栅极连接所述第二 NMOS管丽2的漏极，所述第一电阻Rl连接在所述第一 PMOS管MPl的漏极和所述第二 NMOS管MN2的源极之间，所述第一 PMOS管MPl的漏极作为所述带隙基准电路输出端并输出基准电压VBG。
[0047]流过所述第一三极管Ql的电流为所述第二电流12和所述第三电流13的第一叠加电流，流过所述第二三极管Q2的电流为所述第四电流14和以及所述输出路径输出的第五电流的第二叠加电流；所述第一叠加电流和所述第二叠加电流的大小比由所述第一三极管Ql和所述第二三极管Q2的发射极面积比决定，由所述第一叠加电流和所述第二叠加电流的大小比以及所述第二电流12、所述第三电流13和所述第四电流14的大小确定所述第五电流的大小。
[0048]从所述带隙基准电路输出端、所述第二 NMOS管的源极到所述第二 NMOS管丽2的漏极形成一负反馈路径实现对所述第一 PMOS管MPl的栅极的控制，当所述带隙基准电路输出端的抽电流增加使所述基准电压VBG降低时，通过所述负反馈路径使第一 PMOS管MPl的栅极电压下降、所述第一 PMOS管MPl的漏极输出的电流增加使所述基准电压VBG维持不变。所以本发明实施例的所述第一 PMOS管MPl输出到外部的电流能够通过负反馈调节并最后使得所述基准电压VBG维持不变，所以本发明实施例能提高电路的驱动能力。
[0049]另外，本发明实施例通过增加所述第一 PMOS管MPl的尺寸，使所述第一 PMOS管MPl的漏电流随温度增加，利用所述第一 PMOS管MPl的漏电流随温度增加的特性对所述基准电压进行温度补偿，所以本发明实施例还能改善温度系数。
[0050]如图3所示，是本发明较佳实施例带隙基准源的结构示意图。本发明较佳实施例是在图2所示的实施例的基础上进行了进一步的改进和具体化:
[0051]第一电容Ce并联在所述第一电阻Rl的两端。
[0052]所述第一三极管Ql和所述第二三极管Q2的发射极面积相同，所述第三电流13和所述第四电流14的大小相等，所述第五电流的大小等于所述第二电流12的大小。
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