OS管和第一电阻，所述第一 PMOS管的源极连接电源电压，所述第一PMOS管的栅极连接所述第二 NMOS管的漏极，所述第一电阻连接在所述第一 PMOS管的漏极和所述第二 NMOS管的源极之间，所述第一 PMOS管的漏极作为所述带隙基准电路输出端并输出基准电压； 流过所述第一三极管的电流为所述第二电流和所述第三电流的第一叠加电流，流过所述第二三极管的电流为所述第四电流和以及所述输出路径输出的第五电流的第二叠加电流；所述第一叠加电流和所述第二叠加电流的大小比由所述第一三极管和所述第二三极管的发射极面积比决定，由所述第一叠加电流和所述第二叠加电流的大小比以及所述第二电流、所述第三电流和所述第四电流的大小确定所述第五电流的大小； 从所述带隙基准电路输出端、所述第二 NMOS管的源极到所述第二 NMOS管的漏极形成一负反馈路径实现对所述第一 PMOS管的栅极的控制，当所述带隙基准电路输出端的抽电流增加使所述基准电压降低时，通过所述负反馈路径使第一 PMOS管的栅极电压下降、所述第一 PMOS管的漏极输出的电流增加使所述基准电压维持不变。
2.如权利要求1所述的带隙基准电路，其特征在于:第一电容并联在所述第一电阻的两端。
3.如权利要求1所述的带隙基准电路，其特征在于:所述第一三极管和所述第二三极管的发射极面积相同，所述第三电流和所述第四电流的大小相等，所述第五电流的大小等于所述第二电流的大小。
4.如权利要求1所述的带隙基准电路，其特征在于:所述第一三极管为PNP管，所述第一三极管的发射极连接所述第一 NMOS管的源极，所述第一三极管的基极和集电极接地；所述第二三极管为PNP管，所述第二三极管的发射极连接所述第二 NMOS管的源极，所述第二三极管的基极和集电极接地。
5.如权利要求1所述的带隙基准电路，其特征在于:所述第一三极管为NPN管，所述第一三极管的发射极接地，所述第一三极管的基极和集电极接所述第一 NMOS管的源极；所述第二三极管为NPN管，所述第二三极管的发射极接地，所述第二三极管的基极和集电极接所述第二 NMOS管的源极。
6.如权利要求1所述的带隙基准电路，其特征在于:所述第一镜像电路包括第二PMOS管，所述第二 PMOS管的源极接电源电压，所述第二 PMOS管的漏极连接所述第一 NMOS管的源极，所述第二 PMOS管的栅极连接到所述PTAT电流产生电路并使所述第二电流和所述第一电流成镜像关系。
7.如权利要求1所述的带隙基准电路，其特征在于:所述第二镜像电路包括第三PMOS管，所述第三PMOS管的源极接电源电压，所述第三PMOS管的漏极连接所述第一 NMOS管的漏极，所述第三PMOS管的栅极连接到所述PTAT电流产生电路并使所述第三电流和所述第一电流成镜像关系。
8.如权利要求1所述的带隙基准电路，其特征在于:所述第三镜像电路包括第四PMOS管，所述第四PMOS管的源极接电源电压，所述第四PMOS管的漏极连接所述第二 NMOS管的漏极，所述第四PMOS管的栅极连接到所述PTAT电流产生电路并使所述第四电流和所述第一电流成镜像关系。
9.如权利要求1所述的带隙基准电路，其特征在于:所述PTAT电流产生电路包括第四镜像电路，第五镜像电路，第三NMOS管，第四匪OS管，第三三极管，第四三极管，第二电阻； 所述第三三极管连接成基极和集电极短接的二极管结构，所述第四三极管连接成基极和集电极短接的二极管结构； 所述第三NMOS管的漏极连接所述第四镜像电路，所述第四NMOS管的漏极连接所述第五镜像电路，所述第三NMOS管的栅极和漏极连接所述第四NMOS管的栅极，所述第三三极管连接在所述第三NMOS管的源极和地之间，所述第二电阻的第一端连接所述第四NMOS管的源极，所述第四三极管连接在所述第二电阻的第二端和地之间； 所述第四三极管和所述第三三极管的发射极面积比大于1，由所述第五镜像电路、所述第四NMOS管和所述第四三极管组成的路径形成所述第一电流。
10.如权利要求9所述的带隙基准电路，其特征在于:所述第三三极管为PNP管，所述第三三极管的发射极连接所述第三NMOS管的源极，所述第三三极管的基极和集电极接地；所述第四三极管为PNP管，所述第四三极管的发射极连接所述第二电阻的第二端，所述第四三极管的基极和集电极接地。
11.如权利要求9所述的带隙基准电路，其特征在于:所述第三三极管为NPN管，所述第三三极管的发射极接地，所述第三三极管的基极和集电极连接所述第三NMOS管的源极；所述第四三极管为NPN管，所述第四三极管的发射极接地，所述第四三极管的基极和集电极连接所述第二电阻的第二端。
12.如权利要求9所述的带隙基准电路，其特征在于:所述第四镜像电路包括第五PMOS管，所述第五镜像电路包括第六PMOS管； 所述第五PMOS管的源极和所述第六PMOS管的源极都接电源电压，所述第五PMOS管的栅极连接所述第六PMOS管的栅极和漏极，所述第五PMOS管的漏极连接所述第三NMOS管的漏极，所述第六PMOS管的漏极连接所述第四NMOS管的漏极。
13.如权利要求9所述的带隙基准电路，其特征在于:所述启动电路包括第六镜像电路，第七镜像电路，第五NMOS管，第三电阻； 所述第五NMOS管的漏极连接电源电压，所述第五NMOS管的源极连接到所述第三NMOS管的漏极，所述第五NMOS管的栅极通过所述第三电阻连接到电源电压； 所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈进行关系，所述第五NMOS管的栅极通过所述第七镜像电路接地。
14.如权利要求9所述的带隙基准电路，其特征在于:所述第六镜像电路包括第七PMOS管和第六NMOS管，所述第七镜像电路包括第七NMOS管；所述第七PMOS管的源极接电源电压，所述第七PMOS管的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系； 所述第七PMOS管的漏极、所述第七NMOS管的栅极和所述第六NMOS管的漏极和栅极连接在一起，所述第七NMOS管的源极和所述第六NMOS管的源极都接地，所述第七NMOS管的漏极连接所述第五NMOS管的栅极。
15.如权利要求1所述的带隙基准电路，其特征在于:通过增加所述第一PMOS管的尺寸，使所述第一 PMOS管的漏电流随温度增加，利用所述第一 PMOS管的漏电流随温度增加的特性对所述基准电压进行温度补偿。
【专利摘要】本发明公开了一种带隙基准电路，包括：启动电路，PTAT电流产生电路，输出缓冲和基准电压产生电路；输出缓冲和基准电压产生电路包括：两个三极管，三个和PTAT电流成镜像的镜像电路，第一和二NMOS管的漏极分别连接第二和三镜像电路，第一NMOS管的栅极和漏极和第二NMOS管的栅极连接；第一和二三极管分别连接在第一和二NMOS管的源极和地之间，第一镜像电路连接第一NMOS管的源极；输出路径包括第一PMOS管和第一电阻，第一PMOS管的栅极连接第二NMOS管的漏极，第一电阻连接在第一PMOS管的漏极和第二NMOS管的源极之间，第一PMOS管的漏极输出基准电压。本发明能提高输出端的驱动能力，改善温度系数。
【IPC分类】G05F1-567, G05F1-56
【公开号】CN104777870
【申请号】CN201510184279
【发明人】周宁
【申请人】上海华虹宏力半导体制造有限公司
【公开日】2015年7月15日
【申请日】2015年4月17日