053]所述第一三极管Ql为PNP管，所述第一三极管Ql的发射极连接所述第一 NMOS管MNl的源极，所述第一三极管Ql的基极和集电极接地；所述第二三极管Q2为PNP管，所述第二三极管Q2的发射极连接所述第二 NMOS管MN2的源极，所述第二三极管Q2的基极和集电极接地。在其它较佳实施例中，也能为:所述第一三极管Ql为NPN管，所述第一三极管Ql的发射极接地，所述第一三极管Ql的基极和集电极接所述第一 NMOS管MNl的源极；所述第二三极管Q2为NPN管，所述第二三极管Q2的发射极接地，所述第二三极管Q2的基极和集电极接所述第二 NMOS管MN2的源极。
[0054]所述第一镜像电路4包括第二 PMOS管MP2，所述第二 PMOS管MP2的源极接电源电压，所述第二 PMOS管MP2的漏极连接所述第一 NMOS管MNl的源极，所述第二 PMOS管MP2的栅极连接到所述PTAT电流产生电路2并使所述第二电流12和所述第一电流I I成镜像关系O
[0055]所述第二镜像电路5包括第三PMOS管MP3，所述第三PMOS管MP3的源极接电源电压，所述第三PMOS管MP3的漏极连接所述第一 NMOS管MNl的漏极，所述第三PMOS管MP3的栅极连接到所述PTAT电流产生电路2并使所述第三电流13和所述第一电流I I成镜像关系O
[0056]所述第三镜像电路6包括第四PMOS管MP4，所述第四PMOS管MP4的源极接电源电压，所述第四PMOS管MP4的漏极连接所述第二 NMOS管MN2的漏极，所述第四PMOS管MP4的栅极连接到所述PTAT电流产生电路2并使所述第四电流14和所述第一电流I I成镜像关系O
[0057]所述PTAT电流产生电路2包括第四镜像电路，第五镜像电路，第三NMOS管丽3，第四NMOS管MN4，第三三极管Q3，第四三极管Q4，第二电阻R2。所述第三三极管Q3连接成基极和集电极短接的二极管结构，所述第四三极管Q4连接成基极和集电极短接的二极管结构。所述第三NMOS管MN3的漏极连接所述第四镜像电路，所述第四NMOS管MN4的漏极连接所述第五镜像电路，所述第三NMOS管MN3的栅极和漏极连接所述第四NMOS管MN4的栅极，所述第三三极管Q3连接在所述第三NMOS管MN3的源极和地之间，所述第二电阻R2的第一端连接所述第四NMOS管MN4的源极，所述第四三极管Q4连接在所述第二电阻R2的第二端和地之间。所述第四三极管Q4和所述第三三极管Q3的发射极面积比为N，N大于1，由所述第五镜像电路、所述第四NMOS管MN4和所述第四三极管Q4组成的路径形成所述第一电流I I。
[0058]所述第三三极管Q3为PNP管，所述第三三极管Q3的发射极连接所述第三NMOS管MN3的源极，所述第三三极管Q3的基极和集电极接地；所述第四三极管Q4为PNP管，所述第四三极管Q4的发射极连接所述第二电阻R2的第二端，所述第四三极管Q4的基极和集电极接地。在其它实施例中，也能为:所述第三三极管Q3为NPN管，所述第三三极管Q3的发射极接地，所述第三三极管Q3的基极和集电极连接所述第三NMOS管MN3的源极；所述第四三极管Q4为NPN管，所述第四三极管Q4的发射极接地，所述第四三极管Q4的基极和集电极连接所述第二电阻R2的第二端。
[0059]所述第四镜像电路包括第五PMOS管MP5，所述第五镜像电路包括第六PMOS管MP6 ;所述第五PMOS管MP5的源极和所述第六PMOS管MP6的源极都接电源电压，所述第五PMOS管MP5的栅极连接所述第六PMOS管MP6的栅极和漏极，所述第五PMOS管MP5的漏极连接所述第三NMOS管MN3的漏极，所述第六PMOS管MP6的漏极连接所述第四NMOS管MN4的漏极。
[0060]所述启动电路I包括第六镜像电路，第七镜像电路，第五NMOS管丽5，第三电阻R3 ;所述第五NMOS管丽5的漏极连接电源电压，所述第五NMOS管丽5的源极连接到所述第三NMOS管丽3的漏极，所述第五NMOS管丽5的栅极通过所述第三电阻R3连接到电源电压；所述第六镜像电路和所述第五镜像电路呈镜像关系，所述第七镜像电路和所述第六镜像电路呈进行关系，所述第五NMOS管MN5的栅极通过所述第七镜像电路接地。
[0061 ] 所述第六镜像电路包括第七PMOS管MP7和第六NMOS管MN6，所述第七镜像电路包括第七NMOS管MN7 ;所述第七PMOS管MP7的源极接电源电压，所述第七PMOS管MP7的栅极连接到所述第五镜像电路并使所述第六镜像电路和所述第五镜像电路呈镜像关系；所述第七PMOS管MP7的漏极、所述第七NMOS管MN7的栅极和所述第六NMOS管MN6的漏极和栅极连接在一起，所述第七NMOS管MN7的源极和所述第六NMOS管MN6的源极都接地，所述第七NMOS管MN7的漏极连接所述第五NMOS管MN5的栅极。
[0062]如图4A所示，是现有带隙基准源输出基准电压随温度变化仿真曲线；如图4B所示，是本发明较佳实施例带隙基准源输出基准电压随温度变化仿真曲线；比较图4A的曲线201和图4B的曲线202可知，本发明较佳实施例在高温时基准电压会上升，而现有电路会一直下降，这是由于本发明实施例通过增加所述第一 PMOS管MPl的尺寸，使所述第一 PMOS管MPl的漏电流随温度增加，利用所述第一 PMOS管MPl的漏电流随温度增加的特性对所述基准电压进行温度补偿，所以本发明实施例还能改善温度系数。
[0063]如图5A所示，是现有带隙基准源输出基准电压在具有拉电流时的仿真曲线；如图5B所示，是本发明较佳实施例带隙基准源输出基准电压在具有拉电流时的仿真曲线。从图5A可以看出，曲线203为拉电流曲线，曲线204为基准电压曲线，可知，在100微安的拉电流即抽电流的作用下，基准电压会降低。从图5B可以看出，曲线205为拉电流曲线，曲线206为基准电压曲线，可知，在100微安的拉电流即抽电流的作用下，基准电压会保持不变，这是由于本发明实施例的所述第一 PMOS管MPl输出到外部的电流能够通过负反馈调节并最后使得所述基准电压VBG维持不变，所以本发明实施例能提高电路的驱动能力。
[0064]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【主权项】
1.一种带隙基准电路，其特征在于，包括:启动电路，PTAT电流产生电路，输出缓冲和基准电压产生电路； 所述启动电路连接所述PTAT电流产生电路并在带隙基准电路开启时提供启动电流； PTAT电流产生电路输出第一电流，所述第一电流为PTAT电流； 所述输出缓冲和基准电压产生电路包括: 第一三极管和第二三极管，所述第一三极管连接成基极和集电极短接的二极管结构，所述第二三极管连接成基极和集电极短接的二极管结构； 第一镜像电路，第二镜像电路和第三镜像电路，所述第一镜像电路输出的第二电流、所述第二镜像电路输出的第三电流和所述第三镜像电路输出的第四电流都为所述第一电流的镜像电流； 第一 NMOS管的漏极连接所述第二镜像电路并输入所述第三电流，第二 NMOS管的漏极连接所述第三镜像电路并输入所述第四电流，所述第一 NMOS管的栅极和漏极以及所述第二NMOS管的栅极连接在一起；所述第一三极管连接在所述第一 NMOS管的源极和地之间，所述第二三极管连接在所述第二 NMOS管的源极和地之间，所述第一镜像电路连接所述第一NMOS管的源极； 输出路径包括第一 PM