专利名称：片外存储器的总线动态调频方法及其系统的制作方法
技术领域：
本发明涉及片上系统，特别涉及片上系统中对片外存储器的工作频率调整技术。
背景技术：
多核片上系统(System On Chip，简称“S0C”)芯片包括两个及两个以上的物理处理器核(即SOC芯片中的中央处理器CPU)，不同的处理器核可以共享外部存储器。在实际应用中，当片外存储器SDRAM作为多核SOC芯片的代码运行空间和数据存储空间时，在不同的应用状态下多核SOC芯片对SDRAM访问的带宽需求不同。譬如在进行并发多任务操作时， CPUl播放MP3格式的文件、CPU2运行物理层理通信协议栈、CPU3对语音信号进行编解码操作、CPU4运行高层通信协议栈，此时SOC芯片对片外SDRAM的访问带宽需求大，因而片外存储器SDRAM需要工作在较高频率。当多核SOC芯片运行单任务操作时，即CPU1、CPU3都处于空闲状态，而CPU2、CPU4处理通信协议栈时，SOC芯片对于SDRAM的访问带宽需求低，因而片外存储器SDRAM可以工作在较低频率。由此可见，多核SOC芯片需要根据系统的运行情况动态调整SDRAM的总线工作频率，以提高系统的工作效率，并降低系统在运行状态的功耗。在如图1所示的多核SOC系统中，SDC表示SDRAM控制器，CPU核通过连接在系统总线上的SDC控制器对SDRAM进行读写等操作，当某个CPU核对SDRAM的操作没有结束时， 其它CPU核对SDRAM的操作在SDC控制器外排队等候。SDRAM是一种动态随机访问存储器， 对其进行读写操作时SDRAM的工作时钟频率需要保持稳定。由于多核SOC芯片根据系统的运行情况调整SDRAM总线的工作频率，譬如CPUl需要调整SDRAM总线频率而CPU2、CPU3、CPU4仍处于工作状态，在这种情况下对于SDRAM总线频率的调整不能影响CPU2、CPU3、CPU4的正常工作。因此传统的方法需要不同CPU之间通过软件交互以避免在CPUl调整SDRAM总线频率时，CPU2、CPU3、CPU4操作SDRAM。具体地说，如图2所示，CPUl需要调整SDRAM总线频率时，向CPU2、CPU3、CPU4通知SDRAM工作频率将要发生变化，CPU2、CPU3、CPU4收到这个标志后对当前正在操作的存储器空间进行判断，如果没有访问SDRAM，则通知CPUl可以调整SDRAM的频率；如果正在访问 SDRAM，则通知CPUl当前不能调整SDRAM的工作频率。CPUl只有在收到CPU2、CPU3、CPU4 都允许调整SDRAM的频率标志后，才调整SDRAMl的频率。从CPUl开始调整SDRAM的工作频率的过程中，CPU2、CPU3、CPU4都不会访问SDRAM，当SDRAM的频率调整结束后，CPUl会向 CPU2、CPU3、CPU4发送SDRAM频率调整结束的标志。CPU2、CPU3、CPU4可以重新操作SDRAM。但是，对于现有的SOC芯片调整SDAM总线工作频率的方法而言，在调频过程中涉及多个处理器核之间进行多次交互，软件处理繁琐，不利于系统的开发和调试。
发明内容
本发明的目的在于提供一种片外存储器的总线动态调频方法及其系统，使得 SDRAM总线的动态调频，无需多个处理器之间进行复杂的软件交互，大大简化了 SDRAM总线的调频过程。为解决上述技术问题，本发明的实施方式提供了一种片外存储器的总线动态调频方法，包含以下步骤当SOC芯片中的中央处理器CPU需要对所述片外存储器的总线工作频率进行调整时，该CPU向所述片外存储器的控制器发送片外存储器初始化命令；所述片外存储器的控制器在接收到所述片外存储器初始化命令后，对所述片外存储器进行初始化；所述CPU在所述片外存储器进行初始化的过程中，对所述片外存储器的总线工作
频率进行调整。本发明的实施方式还提供了一种片外存储器的总线动态调频系统，该系统包含片上系统SOC芯片和该SOC芯片外接的片外存储器，所述SOC芯片中包含至少两个中央处理器CPU、所述片外存储器的控制器，所述CPU中包含调频触发模块和频率调整模块；所述调频触发模块用于在需要对所述片外存储器的总线工作频率进行调整时，向所述片外存储器的控制器发送片外存储器初始化命令；所述频率调整模块用于在所述片外存储器进行初始化的过程中，对所述片外存储器的总线工作频率进行调整；所述片外存储器的控制器包含初始化执行模块，用于在接收到所述片外存储器初始化命令后，对所述片外存储器进行初始化。本发明实施方式相对于现有技术而言，利用了 SDC对SDRAM初始化命令的执行过程，完成对SDRAM的总线工作频率的调整。由于SDC控制器执行SDRAM初始化命令的操作确保了 SOC芯片中的各CPU对于SDRAM存储器的访问处于挂起状态，系统的SDRAM总线进入空闲，而调整SDRAM总线的频率对于SDRAM初始化过程中没有影响。所以可以通过主动发起SDRAM初始化操作，利用SDRAM处于初始化的状态完成对SDRAM总线的频率调整。相比于传统的方法具备了以下优点(1)对于多核SOC芯片而言，无需多个处理器之间进行复杂的软件交互，有效降低了软件开发的复杂程度。(2)调频过程简单，有效的减小了系统在调频时的软件开销，从而降低了系统在运行状态的功耗。(3)对于SDC控制器没有特殊的要求，可以方便的移植到其它多核SOC硬件平台上，因而适用性广。另外，在初始化过程中的NOPl时间段内，对SDRAM的总线工作频率进行调整。由于在CPU因需要对SDRAM的总线工作频率进行调整而发送SDRAM初始化命令时，SDRAM已经完成了上电过程，即SDRAM的时钟已经打开，因此可以利用打开时钟与对SDRAM的所有分区进行预充电之间的等待时间N0P1，进行SDRAM总线的工作频率的调整。另外，在CPU因需要对SDRAM的总线工作频率进行调整而发送SDRAM初始化命令之前，由CPU对NOPl的时长进行设置，设置的NOPl时长大于调整SDRAM的总线工作频率的需要时长，以保证在SDC的空操作NOPl时间段内，完成SDRAM总线频率的调整，而不影响后续SDRAM初始化流程。另外，在CPU因需要对SDRAM的总线工作频率进行调整而发送SDRAM初始化命令之前，由CPU重设SDRAM的自动刷新周期，重设的自动刷新周期满足以下条件TKEF—NEW < TEEF_ MX-Tin1O其中，Tkef new表示CPU重设的自动刷新周期，Teef max表示SDRAM的最大自动刷新周期，Tini表示SDRAM的初始化过程所需时长。通过合理调整SDRAM的自动刷新的周期，可有效避免SDRAM初始化操作对于自动刷新过程的影响，即在调频过程中SDRAM的所有行的自动刷新周期都小于SDRAM允许的最大值，不会出现由于调频而造成SDRAM据丢失的情况。另外，在SDRAM进行初始化的过程中，需要打开时钟、等待NOPl时长、对所有分区进行预充电、等待N0P2时长、对所有的行进行刷新、等待N0P3时长、对模式寄存器进行配置、等待N0P4时长后结束，与现有的SDRAM初始化过程一致，使得因需要对SDRAM的总线工作频率进行调整而进行的SDRAM初始化过程，能与对现有的SDRAM初始化过程保持一致，而无需进行额外进行的改动，进一步保证了本发明的可行性。
图1是根据现有技术中的多核SOC系统结构示意图；图2是根据现有技术中的SDRAM总线动态调频流程图；图3是根据本发明第一实施方式的SDRAM总线动态调频方法流程图；图4是根据本发明第一实施方式中的SDRAM初始化流程图；图5是根据本发明第二实施方式的SDRAM总线动态调频方法流程图；图6是根据本发明第三实施方式的SDRAM总线动态调频系统的结构示意图。
具体实施例方式本发明的第一实施方式涉及一种片外存储器的总线动态调频方法。其原理如下 在CPU核进行调频时，首先向SDC控制器发出SDRAM初始化命令，SDC控制器在执行SDRAM 初始化命令的过程中，各处理器核对于SDRAM的访问在SDC控制器外排队等候，即在这个阶段各CPU核无法对片外SDRAM进行读写访问，SDRAM总线处于空闲状态。因此可以利用 SDRAM总线处于空闲的状态对SDRAM总线的工作频率进行调整。在本实施方式中，以SOC芯片中的CPUl需要对SDRAM的总线工作频率进行调整为例，进行说明。具体流程如图3所示，在步骤301中，CPUl设置SDRAM初始化过程中NOPl的时长。 由于在本实施方式中，是利用SDRAM的初始化过程，完成对SDRAM的总线工作频率的调整。 该SDRAM的初始化过程与现有技术相同，如图4所示。SDRAM的初始化需要经过SDRAM时钟打开、所有BANK预充电、自动刷新、设置模式寄存器四个步骤，各步骤中间有若干空操作(N0P1至N0P4)，以保证上一个步骤生效。其中SDRAM时钟打开是指SDRAM的工作时钟从关闭状态到打开状态；所有BANK预充电是指 SDRAM的所有分区进行预充电；自动刷新是指对SDRAM所有的行进行刷新；设置模式寄存器的是指对SDRAM的模式寄存器进行配置。由于在因需要调整SDRAM的总线工作频率而进行的SDRAM初始化过程中，SDRAM已经完成了上电过程，即初始化过程的相关寄存器的参数已经配置，所以CPU不需要对初始化相关的寄存器重新配置，只需要向SDC控制器发出初始化命令，相应的寄存器配置就会生效，不需要重新配置。因此在本步骤中，CPUl需要对SDRAM初始化过程中NOPl的时长进行配置。具体地说，CPUl可以先设置SDRAM初始化时钟稳定时间TNqpi,然后令SDRAM初始化过程中的空操作NOPl时间为TTOP1，Ttopi的时长需大于调整SDRAM的总线工作频率的需要时长。也就是说，如果将SDRAM总线频率调整的需要时间表示为Taw，则Tnoti与Taw的关系需要满足条件 Tnopi > Tadjo以保证在SDC的空操作NOPl时间段内，完成SDRAM总线频率的调整，而不影响后续SDRAM初始化流程。接着，在步骤302中，CPUl向SDC发送SDRAM初始化命令。接着，在步骤303中，SDC接收到来自CPUl的SDRAM初始化命令后，对SDRAM进行初始化，CPU在该初始化过程中的NOPl时间段内，对SDRAM的总线工作频率进行调整。本领域技术人员可以理解，在图4所示的流程中，SDRAM时钟打开是指在系统上电时SDRAM的时钟从关闭状态打开，并且需要等待若干个空操作(NOPl)，直至SDRAM的时钟稳定。而由于在CPUl因需要对SDRAM的总线工作频率进行调整而发送SDRAM初始化命令时， SDRAM已经完成了上电过程，即SDRAM的时钟已经打开，因此可以利用打开时钟与对SDRAM 的所有分区进行预充电之间的等待时间N0P1，进行SDRAM总线的工作频率的调整。由于SDC 只需要等待SDRAM时钟调整后稳定，就可以继续后续的初始化操作。所以在SDRAM初始化的过程中，调整SDRAM总线频率对于SDRAM初始化过程没有影响。需要说明的是，本实施方式中SDC对SDRAM进行的初始化过程与现有技术相同，即打开SDRAM时钟，在等待NOPl时长后，对SDRAM的所有分区进行预充电，然后再等待N0P2 时长后，对SDRAM所有的行进行刷新，然后再等待N0P3时长后，对SDRAM的模式寄存器进行配置，最后等待N0P4时长后，结束SDRAM的初始化过程。由于因需要对SDRAM的总线工作频率进行调整而进行的SDRAM初始化过程，能与对现有的SDRAM初始化过程保持一致，而无需进行额外进行的改动，进一步保证了本实施方式的可行性。本领域技术人员可以理解，SDC执行SDRAM初始化命令的操作确保了各CPU核对于SDRAM存储器的访问处于挂起状态，系统的SDRAM总线进入空闲，而调整SDRAM总线的频率对于SDRAM初始化过程没有影响。所以可以通过主动发起SDRAM初始化操作，利用SDRAM 处于初始化的状态完成对SDRAM总线的频率调整。当SDRAM初始化结束后，SDRAM总线频率调整的过程也就完成了，SDRAM总线又恢复到正常工作状态，CPU2、CPU3、CPU4对SDRAM的访问可以继续得到执行，因而调整SDRAM总线频率的过程对SOC芯片中的其他CPU也不会造成影响。由于本实施方式利用了 SDRAM初始化过程够阻止所有主设备访问SDRAM，进而使得SDRAM接口总线处于空闲状态的特性，完成对SDRAM总线频率调整。因此相对于传统的方法具备了以下优点(1)对于多核SOC芯片而言，无需多个处理器之间进行复杂的软件交互，有效降低了软件开发的复杂程度。(2)调频过程简单，有效的减小了系统在调频时的软件开销，从而降低了系统在运行状态的功耗。(3)对于SDC控制器没有特殊的要求，可以方便的移植到其它多核SOC硬件平台上，因而适用性广。本发明的第二实施方式涉及一种片外存储器的总线动态调频方法。第二实施方式在第一实施方式的基础上作了进一步改进，主要改进之处在于在本发明第二实施方式中，在CPU因需要对SDRAM的总线工作频率进行调整而发送SDRAM初始化命令之前，除了需要对初始化过程中的NOPl的时长进行设置外，还需要重设SDRAM的自动刷新周期。具体地说，SDRAM的自动刷新是指SDRAM在工作过程中需要按照一定的周期对所有的行进行刷新，以保证存储的数据不会丢失。通常将SDRAM的自动刷新周期设置为最大周期640ms，即所有行需要在至多640ms内刷新一次，如果SDRAM的某些行没有在640ms内刷新，该行数据可能丢失。自动刷新的操作由SDC完成，不需要CPU的参与。由于在进行SDRAM总线频率调整的过程中，CPUl向SDC发出了初始化命令，会导致SDRAM某些行的自动刷新的周期被延长，可能超过SDRAM的最大自动刷新周期，而造成数据丢失。所以需要在调频前，调整SDRAM的自动刷新周期。也就是说，在第一步中，CPUl还需要重设SDRAM的自动刷新周期，如图5所示，重设的自动刷新周期满足条件TKEF—NEW < Teef max-Tinio其中，TKEF—NEW表示重设的自动刷新周期， Teef max表示SDRAM的最大自动刷新周期，TINI表示SDRAM的初始化过程所需时长。即在调频过程中SDRAM的所有行的自动刷新周期都小于SDRAM允许的最大值，不会出现由于调频而造成SDRAM据丢失的情况。CPUl在设置了 Tkef NEW后，只需向SDC相应的寄存器写入控制字，即可将重设的自动刷新周期，告知SDC。上面各种方法的步骤划分，只是为了描述清楚，实现时可以合并为一个步骤或者对某些步骤进行拆分，分解为多个步骤，只要包含相同的逻辑关系，都在本专利的保护范围内；对算法中或者流程中添加无关紧要的修改或者引入无关紧要的设计，但不改变其算法和流程的核心设计都在该专利的保护范围内。本发明的第三实施方式涉及一种片外存储器的总线动态调频系统，该系统包含 SOC芯片和该SOC芯片外接的SDRAM，SOC芯片中包含SDC和多个CPU。具体地说，如图6所示，在每个CPU中均包含参数设置模块、调频触发模块和频率调整模块。其中，调频触发模块用于在所属的CPU需要对SDRAM的总线工作频率进行调整时，向SDC发送SDRAM初始化命令；频率调整模块用于在对SDRAM进行初始化的过程中，对 SDRAM的总线工作频率进行调整。参数设置模块用于在调频触发模块向SDC发送SDRAM初始化命令之前，对初始化过程中的NOPl的时长进行设置，设置的NOPl时长大于调整SDRAM 的总线工作频率的需要时长。SDC包含初始化执行模块，用于在接收到SDRAM初始化命令后，对SDRAM进行初始化。比如说，SOC芯片中的CPUl需要对SDRAM的总线工作频率进行调整，则CPUl中的调频触发模块向SDC发送SDRAM初始化命令。SDC中的初始化执行模块在接收到SDRAM初始化命令后，对SDRAM进行初始化。CPUl中的频率调整模块在对SDRAM进行初始化的过程中，对SDRAM的总线工作频率进行调整。具体地频率调整模块可以在初始化过程中的NOPl 时间段内，对SDRAM的总线工作频率进行调整。本实施方式中的初始化执行模块包含以下子模块时钟打开子模块，用于打开SDRAM的时钟；预充电子模块，用于在该时钟打开子模块打开SDRAM的时钟后的NOPl时长后，对 SDRAM的所有分区进行预充电；刷新子模块，用于在该预充电子模块进行预充电后的N0P2时长后，对SDRAM所有的行进行刷新；模式寄存器配置子模块，用于在该刷新子模块进行刷新后的N0P3时长后，对 SDRAM的模式寄存器进行配置。需要说明的是，由于在因需要调整SDRAM的总线工作频率而进行的SDRAM初始化过程中，SDRAM已经完成了上电过程，即初始化过程的相关寄存器的参数已经配置，所以CPU不需要对初始化相关的寄存器重新配置，只需要向SDC控制器发出初始化命令，相应的寄存器配置就会生效，不需要重新配置。完成子模块，用于在该模式寄存器配置子模块进行配置后的N0P4时长后，结束 SDRAM的初始化过程。不难发现，本实施方式为与第一实施方式相对应的系统实施例，本实施方式可与第一实施方式互相配合实施。第一实施方式中提到的相关技术细节在本实施方式中依然有效，为了减少重复，这里不再赘述。相应地，本实施方式中提到的相关技术细节也可应用在第一实施方式中。值得一提的是，本实施方式中所涉及到的各模块均为逻辑模块，在实际应用中，一个逻辑单元可以是一个物理单元，也可以是一个物理单元的一部分，还可以以多个物理单元的组合实现。此外，为了突出本发明的创新部分，本实施方式中并没有将与解决本发明所提出的技术问题关系不太密切的单元引入，但这并不表明本实施方式中不存在其它的单兀。本发明第四实施方式涉及一种片外存储器的总线动态调频系统。第四实施方式在第三实施方式的基础上作了进一步改进，主要改进之处在于在本发明第四实施方式中， CPU中的参数设置模块还用于在调频触发模块向SDC发送SDRAM初始化命令之前，重设 SDRAM的自动刷新周期，重设的自动刷新周期满足条件:TREF—腦< Teef max-Tinio其中，Tkef new 表示重设的自动刷新周期，Teef max表示SDRAM的最大自动刷新周期，Tini表示SDRAM的初始化过程所需时长。即在调频过程中SDRAM的所有行的自动刷新周期都小于SDRAM允许的最大值，不会出现由于调频而造成SDRAM据丢失的情况。由于在现有技术中，SDRAM的自动刷新周期最大为640ms，因此在本实施方式中， SDRAM的最大自动刷新周期为640ms，以较好地与现有技术相兼容。但在实际应用中，SDRAM 的最大自动刷新周期也可以设置为其他数值，在此不一一赘述。上述各实施方式是实现本发明的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本发明的精神和范围。
权利要求
1.一种片外存储器的总线动态调频方法，所述片外存储器基于多核片上系统SOC芯片，其特征在于，包含以下步骤当SOC芯片中的中央处理器CPU需要对所述片外存储器的总线工作频率进行调整时， 该CPU向所述片外存储器的控制器发送片外存储器初始化命令；所述片外存储器的控制器在接收到所述片外存储器初始化命令后，对所述片外存储器进行初始化；所述CPU在所述片外存储器进行初始化的过程中，对所述片外存储器的总线工作频率进行调整。
2.根据权利要求1所述的片外存储器的总线动态调频方法，其特征在于，所述CPU在所述初始化过程中的NOPl时间段内，对所述片外存储器的总线工作频率进行调整。
3.根据权利要求2所述的片外存储器的总线动态调频方法，其特征在于，在所述CPU向所述片外存储器的控制器发送片外存储器初始化命令的步骤之前，还包含以下步骤由所述CPU对所述NOPl的时长进行设置，设置的NOPl时长大于调整所述片外存储器的总线工作频率的需要时长。
4.根据权利要求3所述的片外存储器的总线动态调频方法，其特征在于，在所述CPU向所述片外存储器的控制器发送片外存储器初始化命令的步骤之前，还包含以下步骤由所述CPU重设所述片外存储器的自动刷新周期，重设的自动刷新周期满足以下条件TREF_NEW〈 Tr^max-Tini其中，所述Tkef new表示所述CPU重设的自动刷新周期，所述Tkef max表示所述片外存储器的最大自动刷新周期，所述Tini表示所述片外存储器的初始化过程所需时长。
5.根据权利要求4所述的片外存储器的总线动态调频方法，其特征在于， 所述片外存储器的最大自动刷新周期为640ms。
6.根据权利要求1至5中任一项所述的片外存储器的总线动态调频方法，其特征在于， 对所述片外存储器进行初始化的步骤中，包含以下子步骤打开所述片外存储器的时钟；在等待NOPl时长后，对所述片外存储器的所有分区进行预充电； 在等待N0P2时长后，对所述片外存储器所有的行进行刷新； 在等待N0P3时长后，对所述片外存储器的模式寄存器进行配置； 等待N0P4时长后，结束所述片外存储器的初始化过程。
7.一种片外存储器的总线动态调频系统，该系统包含片上系统SOC芯片和该SOC芯片外接的片外存储器，所述SOC芯片中包含至少两个中央处理器CPU、所述片外存储器的控制器，其特征在于每个CPU中均包含调频触发模块和频率调整模块；所述调频触发模块用于在所属的CPU需要对所述片外存储器的总线工作频率进行调整时，向所述片外存储器的控制器发送片外存储器初始化命令；所述频率调整模块用于在对所述片外存储器进行初始化的过程中，对所述片外存储器的总线工作频率进行调整；所述片外存储器的控制器包含初始化执行模块，用于在接收到所述片外存储器初始化命令后，对所述片外存储器进行初始化。
8.根据权利要求7所述的片外存储器的总线动态调频系统，其特征在于，所述频率调整模块在所述初始化过程中的NOPl时间段内，对所述片外存储器的总线工作频率进行调整。
9.根据权利要求8所述的片外存储器的总线动态调频系统，其特征在于，每个所述CPU 还包含参数设置模块；所述参数设置模块用于在所述调频触发模块向所述片外存储器的控制器发送片外存储器初始化命令之前，对所述NOPl的时长进行设置，设置的NOPl时长大于调整所述片外存储器的总线工作频率的需要时长。
10.根据权利要求9所述的片外存储器的总线动态调频系统，其特征在于，所述参数设置模块还用于在所述调频触发模块向所述片外存储器的控制器发送片外存储器初始化命令之前，重设所述片外存储器的自动刷新周期，重设的自动刷新周期满足以下条件TREF_NEW〈 Tr^max-Tini其中，所述Tkef new表示所述CPU重设的自动刷新周期，所述Tkef max表示所述片外存储器的最大自动刷新周期，所述Tini表示所述片外存储器的初始化过程所需时长。
11.根据权利要求10所述的片外存储器的总线动态调频系统，其特征在于，所述片外存储器的最大自动刷新周期为640ms。
12.根据权利要求7至11中任一项所述的片外存储器的总线动态调频系统，其特征在于，所述初始化执行模块包含以下子模块时钟打开子模块，用于打开所述片外存储器的时钟；预充电子模块，用于在所述时钟打开子模块打开所述片外存储器的时钟后的NOPl时长后，对所述片外存储器的所有分区进行预充电；刷新子模块，用于在所述预充电子模块进行预充电后的N0P2时长后，对所述片外存储器所有的行进行刷新；模式寄存器配置子模块，用于在所述刷新子模块进行刷新后的N0P3时长后，对所述片外存储器的模式寄存器进行配置；完成子模块，用于在所述模式寄存器配置子模块进行配置后的N0P4时长后，结束所述片外存储器的初始化过程。
全文摘要
本发明涉及片上系统，公开了一种片外存储器的总线动态调频方法及其系统。本发明中，利用SDRAM处于初始化的状态完成对SDRAM总线的频率调整。由于SDC控制器执行SDRAM初始化命令的操作确保了SOC芯片中的各CPU对于SDRAM存储器的访问处于挂起状态，系统的SDRAM总线进入空闲，而调整SDRAM总线的频率对于SDRAM初始化过程中没有影响。所以可以通过主动发起SDRAM初始化操作，实现对SDRAM总线的频率调整，使得SDRAM总线的动态调频，无需多个处理器之间进行复杂的软件交互，大大简化了SDRAM总线的调频过程。
文档编号G06F1/04GK102566655SQ201010588349
公开日2012年7月11日 申请日期2010年12月14日 优先权日2010年12月14日
发明者史公正, 朱笠 申请人:联芯科技有限公司