质包括指令，其用于：确定寄存器的当前数目小于路径中对寄存器 的总数目的限制；响应寄存器的当前数目小于路径中对寄存器的总数目的限制的确定，在 多个并行路径中的每个中插入寄存器；以及记录寄存器插入。
[0109] 附加实施例26。根据附加实施例25所述的非暂时性计算机可读存储介质，进一步 包括指令，其用于：响应寄存器的插入测量具有插入寄存器的电路描述的性能结果。
[0110] 附加实施例27。根据附加实施例25所述的非暂时性计算机可读存储介质，进一步 包括指令，其用于：从多个并行路径的每个中去除寄存器；以及记录该寄存器去除。
[0111] 附加实施例28。根据附加实施例25所述的非暂时性计算机可读存储介质，进一步 包括指令，其用于：基于寄存器的当前数目和路径中对寄存器的总数目的限制确定附加寄 存器的最大数目；在多个并行路径的每个中插入附加寄存器的最大数目；以及测量在多个 并行路径的每个中具有附加寄存器的最大数目的电路描述的性能结果。
[0112] 附加实施例29。根据附加实施例28所述的非暂时性计算机可读存储介质，进一步 包括指令，其用于：从多个并行路径的每个中去除寄存器；测量具有从多个并行路径的每 个中去除的寄存器的电路描述的性能结果；以及基于性能结果的比较，在多个路径的每个 中具有附加寄存器的最大数目的电路描述和具有从多个路径的每个中去除寄存器的电路 描述之间选择。
[0113] 上述仅仅为本发明的示例性原理，并且在不脱离本发明的范围和精神的情况下， 本领域的技术人员可做出各种修改。可单独或以任何组合的形式实施上述实施例。
【主权项】
1. 一种方法，其包括： 接收在集成电路中将源节点电禪合到目标节点的路径的路径描述，其中所述路径描述 包括所述路径的多个路径实施，并且其中预定的流水线寄存器数目与所述多个路径实施中 的每个路径实施关联； 接收所述路径的目标标准； 接收所述路径的流水线最优化约束，其中所述流水线最优化约束指定所述路径的至少 一个可允许的流水线寄存器数目；W及 选择满足所述目标标准的目标路径实施，从所述多个路径实施选择所述目标路径实 施，并且与所述目标路径实施关联的所述预定的流水线寄存器数目为所述路径的所述至少 一个可允许的流水线寄存器数目中的一个。
2. 根据权利要求1所述的方法，其中所述路径的所述目标标准选自包含W下项的组： 性能、区域使用、寄存器数目、功率消耗、时钟频率、吞吐量和潜伏期。
3. 根据权利要求1所述的方法，其中所述路径的所述流水线最优化约束选自包含寄存 器数目、潜伏期和吞吐量的组。
4. 根据权利要求1所述的方法，其中所述集成电路包括可编程集成电路，并且其中所 述路径的所述流水线最优化约束基于所述可编程集成电路中的资源约束。
5. 根据权利要求1所述的方法，其中所述路径描述包括寄存器传输级即CTL描述。
6. 根据权利要求1所述的方法，其中从用户输入端接收所述流水线最优化约束。
7. 根据权利要求1所述的方法，其中从配置文件接收所述流水线最优化约束，并且其 中所述配置文件包括另一个流水线最优化约束，其指定所述路径的最小和最大可允许的流 水线寄存器数目。
8. 根据权利要求1所述的方法，进一步包括： 确定满足所述目标标准的改善的路径实施，所述改善的路径实施与所述目标路径实施 的相应路径性能标准相比，具有改善的路径性能标准，其中与所述改善的路径实施关联的 流水线寄存器数目不同于所述路径描述的所述预定的流水线寄存器数目；W及 将所确定的流水线寄存器数目传送给用户。
9. 根据权利要求1所述的方法，其中所选择的目标路径实施违反所述目标性能标准中 的至少一个，所述方法进一步包括： 确定满足所述目标标准的改善的路径实施，其中与所述改善的路径实施关联的流水线 寄存器数目不同于所述路径描述的所述预定的流水线寄存器数目；W及 将所确定的流水线寄存器数目传送给用户。
10. 根据权利要求1所述的方法，进一步包括： 将所述目标路径实施传送到所述集成电路的设计描述。
11. 一种使用在计算设备上实施的设计自动化工具W最优化集成电路的电路设计的方 法，其包括： 接收具有第一路径和第二路径的第一电路设计描述，其中每个路径在集成电路中将源 节点电禪合到目标节点，其中所述第一路径包括寄存器的第一数目，并且其中所述第二路 径包括寄存器的第二数目； 接收所述第一路径的第一可允许的寄存器数目并且接收所述第二路径的第二可允许 的寄存器数目； 从所述第一可允许的寄存器数目中选择寄存器的第H数目W及从所述第二可允许的 寄存器数目中选择寄存器的第四数目；W及 基于所述第一电路设计描述创建第二电路设计描述，其中所述第二电路设计描述包括 所述第一路径中的寄存器的所述第H数目和所述第二路径中的寄存器的所述第四数目。
12. 根据权利要求11所述的方法，进一步包括： 至少部分编译所述第一和第二电路设计描述； 获得所述至少部分编译后的第一和第二电路设计描述的性能结果。 基于所述至少部分编译后的第一和第二电路设计描述的所述性能结果生成等级；W及 基于所述等级选择所述第一和第二电路设计描述中的一个。
13. 根据权利要求11所述的方法，其中所述电路设计的一部分从所述第一路径和所 述第二路径中接收信号，并且其中选择寄存器的所述第H数目和寄存器的所述第四数目包 括： 基于所述第一可允许的寄存器数目、寄存器的所述第一数目、所述第二可允许的寄存 器数目和寄存器的所述第二数目定义所述第一路径中所述第一可允许的寄存器数目的子 集； 基于所述第一可允许的寄存器数目、寄存器的所述第一数目、所述第二可允许的寄存 器数目和寄存器的所述第二数目定义所述第二路径中所述第二可允许的寄存器数目的子 集；W及 从所述第一可允许的寄存器数目的子集中选择寄存器的所述第H数目W及从所述第 二可允许的寄存器数目的子集中选择寄存器的所述第四数目。
14. 根据权利要求11所述的方法，其中所述第一电路设计描述包括具有寄存器的总数 目的路径，其中所述路径包括第一路径和第二路径，并且其中基于寄存器的所述总数目选 择寄存器的所述第H数目和寄存器的所述第四数目。
15. 根据权利要求11所述的方法，其中所述第一电路描述包括验证指令，并且其中所 述第一路径中的所述第一可允许的寄存器数目和所述第二路径中的所述第二可允许的寄 存器数目基于所述验证指令。
16. 用于编译电路描述的非暂时性计算机可读存储介质，其中所述电路描述指定多个 并行路径，其中所述多个并行路径的路径对寄存器的总数目有限制，所述非暂时性计算机 可读存储介质包括用于如下的指令： 确定寄存器的当前数目小于所述路径中对寄存器的所述总数目的所述限制； 响应于确定寄存器的所述当前数目小于所述路径中对寄存器的所述总数目的所述限 制，在所述多个并行路径中的每个中插入寄存器；W及 记录所述寄存器插入。
17. 根据权利要求16所述的非暂时性计算机可读存储介质，进一步包括用于如下的指 令： 响应于所述寄存器的插入测量具有所述插入寄存器的所述电路描述的性能结果。
18. 根据权利要求16所述的非暂时性计算机可读存储介质，进一步包括用于如下的指 令： 从所述多个并行路径中的每个中去除寄存器；w及 记录所述寄存器去除。
19. 根据权利要求16所述的非暂时性计算机可读存储介质，进一步包括用于如下的指 令： 基于寄存器的所述当前数目和所述路径中对寄存器的所述总数目的所述限制确定附 加寄存器的最大数目； 在所述多个并行路径中的每个中插入附加寄存器的所述最大数目；W及 测量在所述多个并行路径中的每个中具有附加寄存器的所述最大数目的所述电路描 述的性能结果。
20. 根据权利要求19所述的非暂时性计算机可读存储介质，进一步包括用于如下的指 令： 从所述多个并行路径的每个中去除寄存器； 测量具有从所述多个并行路径的每个中去除所述寄存器的所述路径描述的性能结果； W及 基于所述性能结果的比较，在所述多个路径的每个中具有附加寄存器的所述最大数目 的所述电路描述和具有从所述多个路径的每个中去除所述寄存器的所述电路描述之间选 择。
【专利摘要】本申请涉及以自动流水线操作能力设计集成电路的方法和工具。电路设计者可使用计算机辅助设计(CAD)工具来实施集成电路设计。CAD工具可包括自动流水线操作能力以改善集成电路设计的性能。自动流水线操作可在给定范围内修改路径中的流水线寄存器数目。集成电路设计的描述可包括路径的不同实施替代方案，其中每个实施替代方案具有不同数目的流水线寄存器，并且CAD工具可选择这些实施替代方案中的一个。CAD工具可进一步评估特定实施替代方案的性能并迭代地选择不同实施替代方案，直到满足给定目标。一旦满足目标，CAD工具可根据所选择的实施替代方案更新测试环境，并使用更新后的测试环境验证所选择的实施替代方案。
【IPC分类】G06F17-50
【公开号】CN104573169
【申请号】CN201410532302
【发明人】M·D·赫顿, C·朗博尔特, J·福克斯, H·H·施密特
【申请人】阿尔特拉公司
【公开日】2015年4月29日
【申请日】2014年10月10日
【公告号】EP2866160A2, EP2866160A3, US20150121319