到布线流程完毕之后，再通过旋转第二区域来改变第二区域中的单元块的排列方向以及金属线的走向。通过这种方式的调整，可以将第二区域内的布线资源充分利用，降低布线难度，提高单元块的分布密度。
[0026]在辅助区域3中进行布线的过程中，需要考虑如下两方面的问题:
首先，由于辅助区域3中的金属线4最终要被移除，辅助区域3中的金属线4应当分别与第一区域I中靠近辅助区域3的金属线6，以及第二区域2中靠近辅助区域3的金属线6的延伸方向一致，如此才能保证在移除辅助区域3并且旋转第二区域2之后，第一区域I中靠近辅助区域3的金属线6与第二区域2中靠近辅助区域3的金属线6准确对接、相互匹配以构成同层的同一根金属线6。具体来说，在如图2所示的情况下，辅助区域3中的金属线4必须水平，不允许有任何垂直方向的偏移，如此才能保证旋转后第一区域I和第二区域2中金属线6的准确对接(如图3所示)。实现过程中可以人为利用脚本程序干预添加布线约束，从而杜绝辅助区域3中的金属线4在水平方向的任何偏移。
[0027]其次，如果辅助区域3中的金属线4存在电阻和电容，将会导致沿辅助区域3的边界处插入大量的逻辑缓冲单元，最终导致面积的浪费和布线拥塞，并且辅助区域3中的金属线4的延时信息无法计算，因为最终该区域内的金属线4将会被移除。因此，辅助区域3中的金属线4应当为虚拟金属线，因此EDA几乎可以不考虑该区域金属线对于时序的影响，也就不会因为金属线4的属性导致线上延迟造成辅助区域3边沿处添加额外的单元块，并且没有该区域的额外时序信息。为了确保最终的时序结果满足要求，特别需要做最终的评估签收，将原先的虚拟金属线4移除，模拟出实际的电路版图，利用该版图进行静态时序分析，以确保时序的准确性。
[0028]图4为本发明集成电路结构的一个金属层(例如Ml层)的局部放大图，其中，若干由第一区域I中靠近辅助区域3的金属线6与第二区域2中靠近辅助区域3的金属线6匹配对接构成的同层同一根金属线6分别于第一区域I与第二区域2的交界线5附近具有相同的角度α，在本实施例中，α为90度。
[0029]通过图5、图6的比较可知，与现有技术集成电路结构中单元块V的分布情况相比，采用本发明布线方法形成的集成电路结构中，大大提高了单元块7的分布密度，从而减少了芯片面积，降低了生产成本。
[0030]本发明的另一方面还提供一种集成电路结构，包括:第一区域1，第一区域I包括若干单元块7 ;第二区域2，第二区域2包括若干单元块7，第二区域2匹配于第一区域I ;分别布设于第一区域1、第二区域2的至少一层金属线6，其中至少一层同层金属线6电性导通第一区域I和第二区域2，同层中若干同一根金属线6于第一区域I与第二区域2的交界处分别具有同一角度α。
[0031]根据本发明的一个实施例，单元块7于第一区域I中的排列方向与第二区域2中的排列方向具有所述同一角度α。优选地，该同一角度α为45-135度，更优选地，该同一角度α为90度。
[0032]根据本发明的一个实施例，单元块7为组合逻辑门或时序逻辑门。
[0033]本发明先将第一区域、第二区域扁平化，以便分别在第一区域、第二区域中进行同一方向的单元块放置和布线，待到布线流程完毕之后，再通过旋转第二区域来改变第二区域中的单元块的排列方向以及金属线的走向。通过这种方式的调整，可以将第二区域内的布线资源充分利用，降低布线难度，提高单元块的分布密度，从而减少芯片面积，降低生产成本。
[0034]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【主权项】
1.一种集成电路的布线方法，其特征在于，包括如下步骤: 于版图中设定第一区域、第二区域以及位于第一区域和第二区域之间的辅助区域，布设单元块于所述第一区域、第二区域； 分别于第一区域、第二区域以及辅助区域布设至少一层金属线以电性导通第一区域、第二区域以及辅助区域； 去除辅助区域，旋转第二区域以使其匹配于第一区域，至少一层同层金属线电性导通第一区域和第二区域，同层中若干同一根金属线于第一区域与第二区域的交界处分别具有同一角度。2.如权利要求1所述的集成电路的布线方法，其特征在于，旋转第二区域的步骤之前还包括:所述辅助区域中的金属线分别与第一区域中靠近辅助区域的金属线，以及第二区域中靠近辅助区域的金属线的延伸方向一致。3.如权利要求1所述的集成电路的布线方法，其特征在于，旋转第二区域的步骤之后还包括:使得第一区域中靠近辅助区域的金属线与第二区域中靠近辅助区域的金属线匹配以构成同层的同一根金属线。4.如权利要求1所述的集成电路的布线方法，其特征在于，旋转后所述单元块于第一区域中的排列方向与第二区域中的排列方向具有所述同一角度。5.如权利要求1或4所述的集成电路的布线方法，其特征在于，所述同一角度为45-135 度。6.如权利要求5所述的集成电路的布线方法，其特征在于，所述同一角度为90度。7.如权利要求1所述的集成电路的布线方法，其特征在于，所述单元块为组合逻辑门或时序逻辑门。8.一种集成电路结构，其特征在于，包括: 第一区域，第一区域包括若干单元块； 第二区域，第二区域包括若干单元块，第二区域匹配于第一区域； 分别布设于第一区域、第二区域的至少一层金属线，其中至少一层同层金属线电性导通第一区域和第二区域，同层中若干同一根金属线于第一区域与第二区域的交界处分别具有同一角度。9.如权利要求8所述的集成电路结构，其特征在于，所述单元块于第一区域中的排列方向与第二区域中的排列方向具有所述同一角度。10.如权利要求8或9所述的集成电路结构，其特征在于，所述同一角度为45-135度。11.如权利要求10所述的集成电路结构，其特征在于，所述同一角度为90度。12.如权利要求8所述的集成电路结构，其特征在于，所述单元块为组合逻辑门或时序逻辑门。
【专利摘要】本发明的一个方面提供一种集成电路的布线方法，包括如下步骤：于版图中设定第一区域、第二区域以及位于第一区域和第二区域之间的辅助区域，布设单元块于所述第一区域、第二区域；分别于第一区域、第二区域以及辅助区域布设至少一层金属线以电性导通第一区域、第二区域以及辅助区域；去除辅助区域，旋转第二区域以使其匹配于第一区域，至少一层同层金属线电性导通第一区域和第二区域，同层中若干同一根金属线于第一区域与第二区域的交界处分别具有同一角度。本发明通过这种方式的调整，可以将第二区域内的布线资源充分利用，降低布线难度，提高单元块的分布密度，从而减少芯片面积，降低生产成本。
【IPC分类】H01L27/02, G06F17/50
【公开号】CN104951594
【申请号】CN201510281035
【发明人】高凯乐, 俞大立, 庄群锋
【申请人】格科微电子（上海）有限公司
【公开日】2015年9月30日
【申请日】2015年5月28日