禁止的存储块重命名(或“释放”)为能够被擦除或编写的正常或非禁止存储块之后为避免快周期现象所需的时间段。可以预定义或者可以基于针对所选择存储块的快周期计数NOF来确定治疗时间间隔。
[0129]另一方面，存储控制器120可以简单地仅选择没有被禁止擦除和编写的存储块。
[0130]通过与管理图8中所述的快周期数NOF的方法相结合，存储控制器120可以调度图13的过程。一旦治疗时间间隔过去了，存储控制器120可以管理针对被禁止存储块的快周期数N0F。当针对所选择存储块(可以是被禁止存储块)的快周期数NOF不大于第五门限值CR5时，可以将被禁止的存储块从禁止中释放，并且将其归类为非禁止存储块(S1040)。
[0131]在前述实例中，当不需要编写所述虚样式到所选择存储块中时，可以跳过步骤S1020。在此情形中，当快周期数NOF大于第五门限值CR5时，存储控制器120可以禁止所选择存储块被擦除或被编写。就是说，鉴于非易失性存储器110的特征或条件可以跳过步骤S1020o
[0132]第五门限值CR5可以小于第二门限值CR2，但是大于图8中所述的第三门限值CR3。
[0133]图14是进一步以一个实例示出根据本发明构思实施例的图1的存储控制器120的框图。参照图1至14，存储控制器120包含总线121、处理器122、RAM 123、ECC模块124、主机接口 125、缓冲器控制电路126以及存储器接口 127。
[0134]可以配置总线121提供存储控制器120的组件当中的通道。
[0135]处理器122控制存储控制器120的总操作并且运行逻辑操作。处理器122通过主机接口 125与主机设备通信。处理器122将通过主机接口 125接收的第二命令CMD2或第二地址ADDR2存储到RAM 123中。处理器122根据存储在RAM 123中的第二命令CMD2或第二地址ADDR2生产第一命令CMDl和第一地址ADDRl。处理器122通过存储器接口 127输出第一命令CMDl和第一地址ADDRl。
[0136]处理器122通过缓冲器控制电路126输出从主机接口 125接收的第二数据DATA2，或者将其存储在RAM 123中。处理器122通过存储器接口 127输出存储在RAM 123中的数据或通过缓冲器控制电路126接收的数据。处理器122将通过存储器接口 127接收的第一数据DATAl存储到RAM 123中，或者通过缓冲器控制电路126输出它。在处理器122的控制下，通过主机接口 125输出存储在RAM 123中的数据或通过缓冲器控制电路126接收的数据作为第二数据DATA2，或者通过存储器接口 127输出作为第一数据DATAl。
[0137]处理器122可以包括根据本发明构思实施例的时间计算器128。可以将时间计算器128实例化为被处理器122运行的软件或者被实例化为处理器122的一部分作为硬件。
[0138]使用RAM 123作为处理器122的工作存储器、高速缓存存储器或缓冲存储器。RAM123存储处理器122将运行的代码或指令。RAM 123存储被处理器122处理的数据。RAM 123可以包括SRAM。
[0139]ECC模块124执行差错纠正操作。ECC模块124基于要被输出到存储器接口 127的第一数据DATAl或从主机接口 125接收的第二数据DATA2产生用于纠错的奇偶校验位。可以通过存储器接口 127输出第一数据DATAl和奇偶校验位。ECC模块124使用通过存储器接口 127接收的第一数据DATAl和奇偶校验位纠正第一数据DATAl的差错。可以将ECC模块124实现为存储器接口 127的组件。
[0140]主机接口 125根据处理器122的控制与主机设备通信。主机接口 125从主机设备接收第二命令CMD2和第二地址ADDR2，并且与主机设备交换第二数据DATA2。
[0141]主机接口 125可以使用诸如通用串行总线(USB)、串行AT附件(SATA)、高速芯片间互联(HSIC)、小型计算机系统接口(SCSI)、固件、外围组件互联(PCI)、PCI特快(PCIe)、非易失性存储器特快(NVMe)、通用快闪存储器(UFS)、安全数字(SD)、多媒体卡(MMC)和嵌入式MMC(eMMC)的各种通信方式的至少之一进行通信。
[0142]配置缓冲器控制电路126根据处理器122的控制来控制RAM 123(参照图1)。缓冲器控制电路126将数据写到RAM 130并且从中读取数据。
[0143]配置存储器接口127根据处理器122的控制与非易失性存储器110(参照图1)进行通信。存储器接口 127向非易失性存储器110发送第一命令CMDl和第一地址ADDRl，并且与非易失性存储器110交换第一数据DATAl和控制信号CTRL。
[0144]在实施例中，可以配置存储设备100不包括RAM 130。就是说，存储设备100在外围不含有存储控制器120和非易失性存储器110。在此情形中，存储控制器120不包括缓冲器控制电路126。使用存储控制器120的RAM 123执行RAM 130的功能。
[0145]在实施例中，处理器122使用代码控制存储控制器120。处理器122可以从在存储控制器120中实现的非易失性存储器(例如，只读存储器)装载代码。或者，处理器122可以装载从存储器接口 127接收的代码。
[0146]在实施例中，将存储控制器120的总线121划分为控制总线和数据总线。数据总线在存储控制器120中转移数据，而配置控制总线将控制信息转移到存储控制器120中:命令和地址。将数据总线和控制总线分离以防止互相干扰或影响。将数据总线与主机接口 125、缓冲器控制电路126、ECC块124以及存储器接口 127相连。将控制总线与主机接口 125、处理器122、缓冲器控制电路126、RAM 123以及存储器接口 127相连。
[0147]尽管已经参照其实施例描述了本发明构思，但是本领域普通技术人员将理解到，在不脱离如以下权利要求书所定义的本发明构思的范围的情况下可以在形式和细节上进行各种修改。
【主权项】
1.一种操作存储设备的方法，所述存储设备包括存储控制器和包括存储块的非易失性存储器，所述方法包含: 当指向存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，和/或当指向存储块的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，计数针对存储块的快周期数;以及 响应于针对存储块的快周期计数，选择通过擦除操作被擦除的存储块，或选择通过编写操作被编写的存储块的存储单元。2.如权利要求1所述的方法，其中，针对存储块的快周期计数包含: 运行指向存储块的当前擦除操作； 确定指向存储块的当前擦除操作的运行与之前擦除操作的运行之间的擦除时间间隔；以及 把所述擦除时间间隔与第一门限值进行比较。3.如权利要求2所述的方法，其中，针对存储块的快周期计数包含: 当擦除时间间隔大于大于第一门限值的第二门限值时，重置针对存储块的快周期数。4.如权利要求2所述的方法，其中，针对存储块的快周期计数包含: 当擦除时间间隔大于大于第一门限值的第三门限值时，减小针对存储块的快周期计数。5.如权利要求2所述的方法，其中，所述的确定擦除时间间隔包含: 读取针对所选择存储块的至少一个时间戳；以及 计算当前擦除操作与所述至少一个时间戳之间的擦除时间间隔。6.如权利要求5所述的方法，进一步包含: 用完成当前擦除操作的时间来更新针对所选择存储块的时间戳。7.如权利要求1所述的方法，其中，针对存储块的快周期计数包含: 执行指向存储块的当前编写操作； 检测指向存储块的存储单元的当前编写操作与指向存储块的存储单元的之前编写操作之间的编写间隔；以及 当编写间隔小于第一门限值时，增加针对存储块的快周期计数。8.如权利要求7所述的方法，其中，检测编写间隔包含: 读取针对存储块的至少一个时间戳；以及 计算完成当前编写操作的时间与至少一个时间戳之间的时间间隔。9.如权利要求8所述的方法，其中，所述的至少一个时间戳指示针对存储块的第一字线完成当前编写操作的时间。10.如权利要求8所述的方法，其中，所述的至少一个时间戳指示针对存储块的最后字线完成当前编写操作的时间。11.如权利要求8所述的方法，其中，所述的至少一个时间戳指示针对被当前编写操作连接到存储块的多个字线的存储单元的总编写操作时间的平均。12.—种操作存储设备的方法，所述存储设备包括存储控制器和包括多个存储块的非易失性存储器，所述方法包含: 当指向每个存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，和/或当指向存储块的每一个的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，分别计数针对多个存储块的每一个的快周期数； 基于针对多个存储块的每一个的快周期计数以及指向多个存储块的每一个的擦除操作数，计算针对多个存储块的每一个的磨损指数;以及 响应于针对所选择存储块的快周期计数，从要被擦除操作擦除的多个存储块当中选择存储块，或者选择要被编写操作编写的存储块的存储单元。13.如权利要求12所述的方法，其中，响应于针对所选择存储块的磨损指数，进一步执行从多个存储器当中选择存储块。14.如权利要求13所述的方法，进一步包含: 从多个存储块当中具有最高磨损指数的第一存储块读取第一数据； 从多个存储块当中具有最低磨损指数的第二存储块读取第二数据； 将第一数据编写到第三存储块； 擦除第一存储块；以及 将第二数据编写到被擦除的第一存储块。15.如权利要求12所述的方法，其中，所述的从多个存储块当中选择存储块包含针对多个空闲存储块选择具有最低磨损指数的存储块。16.—种操作具有被划分为存储块的存储单元阵列的非易失性存储设备的方法，所述方法包含: 当在指向每个存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，和/或当指向每个存储块的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，计数针对存储块的每一个的快周期数;以及 响应于针对存储块的快周期计数，从要被擦除操作擦除的存储块当中选择存储块，或者选择要被编写操作编写的存储块的存储单元。17.如权利要求16所述的方法，进一步包含: 当所选择存储块具有大于禁止门限值的快周期计数时，禁止擦除操作或编写操作。18.如权利要求17所述的方法，进一步包含: 跟在治疗时间间隔之后释放针对擦除操作或编写操作的所选择存储块的禁止。19.如权利要求18所述的方法，进一步包含: 将虚数据编写到所选择存储块。20.如权利要求18所述的方法，其中，通过参照与所选择存储块相关联的至少一个时间戳确定所述治疗时间间隔。
【专利摘要】一种操作存储设备的方法，包括：当指向存储块的存储单元的两个连续编写操作之间的编写间隔小于最小编写间隔时，和/或当指向存储块的两个连续擦除操作之间的擦除间隔小于最小擦除间隔时，计数针对存储块的快周期数，并且响应于针对存储块的快周期计数，选择要被擦除操作擦除的存储块或选择要被编写操作编写的存储块的存储单元。
【IPC分类】G11C16/34, G06F12/02
【公开号】CN105718381
【申请号】CN201510968903
【发明人】李澈, 姜南旭, 都仁焕, 朴赞益
【申请人】三星电子株式会社
【公开日】2016年6月29日
【申请日】2015年12月22日
【公告号】US9286990, US20160180942