专利名称：用于读取全摆幅存储器阵列的方法及设备的制作方法
摆幅存储器阵列的方法及设备技术领域大体来说，本发明涉及与读取全摆幅存储器阵列有关的改进，且确切来说，涉及 用于静态地驱动全摆幅存储器阵列中的全局位线的有利技术。
背景技术：
全摆幅存储器阵列在读取存储于存储器单元中的位时利用一种动态的预充电及 放电技术。所述常规技术通常被划分为两个阶层以最小化全摆幅存储器阵列中位线上 所携带的扩散电容。全摆幅存储器阵列的第一阶层包括存储装置单元、传送晶体管及 局部位线。存储装置单元存储二进制值。所述传送晶体管由读取字线来驱动以基于存 储器单元的内容来使局部位线放电。所述局部位线通常由多个读取字线共用。将所述局部位线预充电至高值以便能够识别存储器读取上的转变。所述局部位线为所述第二 阶层提供输入。全摆幅存储器阵列的第二阶层通常包括若干个反向器及下拉晶体管对，其中每一 对皆由一个局部位线来提供输入。所述下拉晶体管连接至动态预充电全局位线。此存 储器阵列被称作全摆幅存储器阵列，这是因为需要将所述本地及全局位线拉至接地以识别存储于存储器单元中的o值。当从存储器单元读取连续的o值时，常规全摆幅存储器阵列需要对本地及全局位线进行预充电及放电。所述本地及全局位线的预充电必须在断言读取字线信号之前发生。放电是在o值传播通过第二阶层时发生。如此一来，在连续o值传播通过所述全局位线的读取期间，所述本地及全局位线两者的预充电及放电都会消耗功率。此外，在常规全摆幅存储器阵列中，通常将保持电路或动态-静态转换器添加至所 述全局位线的输出，以确保所述输出保持所述全局位线的评估值。此额外电路会消耗 其上设置有存储器阵列的硅占用面积。发明内容在本发明数个方面中，本发明认识到，在连续读取具有o值的存储器单元期间，常规全摆幅阵列中的全局位线的预充电及放电所导致的额外功率消耗的问题。为此，本发明一实施例包括静态地切换全局位线。此种技术可在连续读取0值期间降低功率消耗，且此是通过一种在输出处不需要保持电路或动态-静态转换器电路的方式来完成 的。在一个实施例中，本发明揭示一种驱动全局位线的方法。所述方法包括经由多个 三态装置将多个局部位线耦合至所述全局位线的步骤。所述方法进一步包括如下步骤 产生一全局选择信号以启用所述多个三态装置其中之一，并选择对应的局部位线以驱 动所启用的三态装置的输出。如此一来，便可静态地驱动所述全局位线，以使得连续 读取通过所述全局位线读取的具有相同值的位不会导致转变所述全局位线的状态。根据下文详细说明及随附图式将更易获得对本发明的更完整理解及明了本发明 的进一步特征及优点。
图1显示可在其中可有利地使用本发明一实施例的例示性无线通信系统。 图2是根据本发明一实施例的全摆幅存储器阵列系统的读取部分的电路图。图3是图解说明根据本发明所述实施例的图2中全局位线的静态性质的时序图；图4图解说明图2中所示一个合适的三态装置的细节；图5是根据本发明所述实施例的图2中所示全摆幅存储器阵列系统的读取部分的 替代实施例；图6图解说明适合用于图5中的三态装置的细节；图7图解说明根据本发明的进一步实施例的用于产生全局选择信号的例示性替代布置；图8是图解说明根据本发明一实施例的用于静态地转换全局位线的方法的流程图；图9是图解说明根据本发明一实施例的通过存储器中全局位线连续读取具有相同 值的位时降低功率的方法的流程图。
具体实施方式
现在，将参照其中显示本发明若干实施例的附图更全面地说明本发明。然而，本 发明可实施为不同形式而不应解释为仅限于本文所述的实施例。此外，提供此等实施 例旨在使本揭示内容透彻且完整，且向所属技术领域的技术人员全面传达本发明的范畴。图1显示可在其中有利地使用本发明一实施例的例示性无线通信系统100。出于 图解说明的目的，图1显示三个远程单元120、 130及150及两个基站140。应认识到， 典型的无线通信系统可具有更多的远程单元及基站。远程单元120、 130及150分别包 括经改进的全摆幅存储器阵列125A、 125B及125C，所述经改进的全摆幅存储器阵列 就是以下将进一步阐述的本发明实施例。图1显示来自基站140至远程单元12、 13 及15的正向链路信号180、及来自远程单元12、 13及15至基站140的反向链路信号 190。在图1中，将远程单元120显示为移动电话，将远程单元130显示为便携式电脑， 而将远程单元150显示为无线局部回路系统中的固定位置远程单元。例如，所述移动 单元可蜂窝电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如，个人 数据助理等)或固定位置数据单元(诸如，仪表读取设备等)。尽管图1根据本发明的 教示图解说明远程单元，但本发明并不限于这些所示的例示性单元。本发明可合适地 用于任何包括全摆幅存储器阵列的装置中。图2是根据本发明实施例的全摆幅存储器阵列系统200的读取部分的电路图。全 摆幅存储器阵列系统200的所述读取部分包括选用的读取字线驱动器组210A-210B、 分布式动态OR组件220及根据本发明教示所修改的全摆幅存储器阵列230。读取字 线驱动器组210A及210B接收经完全解码的低态有效读取字线信号，且分别耦合至分 布式动态OR组件220及全摆幅存储器阵列230。分布式动态OR组件220耦合至全摆 幅存储器阵列230。所述读取字线驱动器组210A-210B在所述读取字线信号为高态有 效信号的情况下是任选的。为简单起见，本文将仅详细阐述读取字线驱动器组210A及分布式动态OR组件 220。读取字线驱动器组210A包括大多八个反相器，例如，反相器215。例如，反相 器215接收读取字线信号205，其中低态有效读取字线信号205被反向并传播至分布 式动态OR组件220及全摆幅存储器阵列230。分布式动态OR组件220包括十六个下 拉晶体管，例如，下拉晶体管222，其中八个下拉晶体管220将其输出端接至共用节 点227A，而其他八个下拉晶体管222使其输出耦合至共用节点227B及耦合至上拉晶 体管226A、 226B、 224A及224B。上拉晶体管226A及224A的输出端接至共用节点 227A。上拉晶体管226B及224B的输出端接至共用节点227B。分布式动态OR组件 220还包括NAND门228。 NAND门228与保持晶体管224A及224B并行耦合。共用 节点227A及227B耦合至NAND门228， NAND门228通过全局选择线250产生全局选择信号作为其输出。分布式动态OR组件220接收低态有效预充电脉冲223作为输入，以经由上拉晶 体管226A预充电共用节点227A。 一旦共用节点227A经预充电且信号223转变为高， 则保持晶体管224A将共用节点227A保持在逻辑1 ，以便可识别到有效逻辑0的转变。作为另一选择，可通过使用结合图5所述替代实施例中所示的反相器替代NAND 门228来解耦合共用节点227A及227B。然而，当论述图5实施例时应认识到，通过 经由NAND门228来耦合共用节点227A及227B,可使全局选择线的数量减半。应认 识到，本发明的教示涵盖用以减少全局选择线数量的两个以上分布式动态OR组件之 间的其他耦合，且可根据所述教示构建出其他的逻辑设计来实现相同的结果。应注意，可用硅来制造多个动态OR组件(例如，多个动态OR组件220)以如 图2中所示使共用节点227A及227B彼此直列式放置。通过这样做，可沿重合的路径 来蚀刻单个选路通道，从而有利地减少选路通道的总数量。全摆幅存储器阵列230包括随机存取存储器(RAM)单元阵列(例如RAM单元235)。每行RAM单元都耦合至相同读取字线。 一列RAM单元中的RAM单元耦合至 不同的读取字线。如图2中显示， 一由八个RAM单元组成的子列端接至局部位线 240A。类似地， 一由八个RAM单元组成的第二子列耦合至一组不同的读取字线并端 接至局部位线240B。全摆幅存储器阵列230还包括若干上拉晶体管(例如，上拉晶体管245)、若干三 态装置(例如，三态NAND门255)及任选的保持单元260。上拉晶体管245接收低 态有效局部位线预充电脉冲243以预充电局部位线240A。上拉晶体管245在预充电时 将局部位线240A保持在逻辑1，直到从RAM单元读取逻辑O。所述三态装置将输出 传播至全局位线253。所述三态装置从两个局部位线(例如，局部位线240A及240B) 接收输入。当启动适合的读取字线时，所述局部位线会传播读取RAM单元的内容。 三态装置由其各自的全局选择信号来启用。例如，三态NAND门255由全局选择信号 250合适地启用。根据本发明的教示，全摆幅存储器阵列中所利用的三态装置的数量会随所述全摆 幅存储器大小及端接至三态装置的RAM单元的数量而变化。大体来说，三态装置的 总数量nt可表达如下",=(i *c)/&,， (i)其中R是所述全摆幅存储器阵列的行数，C是所述全摆幅存储器阵列的列数，且 br是端接至三态装置的RAM单元的数量。例如，在32x32全摆幅存储器阵列系统的 三态NAND门实施例中，nt将等于32行乘以32列除以每三态NAND门的16个RAM 单元，总计达64个三态NAND装置。对于64x32全摆幅存储器阵列的配置，将利用 128个三态NAND装置。 一特定列中所利用的三态NAND装置数量n。表达如下nc-/ /、 (2)顺便提及，ne也等于所述系统中所利用全局选择线的数量。假设图2显示64x32的配置，全摆幅存储器阵列230将含有64个读取线，其中 每一组读取字线驱动器具有八个耦合至八个读取字线的反相器，因此总计有八组各八 个字线驱动器。两组字线驱动器将耦合至一对应的具有总计十六个下拉晶体管的动态 OR组件并耦合至十六行32个RAM单元。局部位线将耦合八个RAM单元。全摆幅 存储器阵列230的每一列将含有八个局部位线，因此总计有256个局部位线。全摆幅 存储器阵列230的每一列也可含有一个全局位线，总计有32个全局位线，其中每一全 局位线经由四个三态NAND门耦合至八个局部位线。应注意，还可支持全摆幅存储器 系统不同大小的配置，此并不限定本发明的实施例。当读取一行存储器时， 一个读取字线信号(例如读取字线信号205)被断言。举 例来说，反相器215使读取字线信号205反相并将经反相的为高态有效的信号225传 播至下拉晶体管222并读取对应的RAM单元行(其中包括RAM单元235)。例如， 假设起初共用节点227A己经由上拉晶体管226A预充电，则下拉晶体管222会被启动，从而将共用节点227A向下带到接地或逻辑0。假设在任一时刻至多只有一个读取字线 为有效且因此共用节点227B被保持在逻辑1,则NAND门228将逻辑0从共用节点 227A传播至逻辑1以启用三态NAND门255。同时，在局部位线240A上传播RAM单元235的内容。假设上拉晶体管245已 通过预充电信号243对局部位线240A进行了预充电，则在RAM单元235的内容为逻 辑0的情况下所述局部位线会被放电至逻辑0。然后，经启用的三态NAND门255会 将逻辑0从局部位线240A传播至全局位线253上的逻辑1。保持单元260中的反相器 将逻辑1反相成逻辑O，并将逻辑O传播至输出265。如果下一个所接收的利用全局位 线253的读取信号导致读取含有逻辑0的RAM单元，则全局位线253会保持在逻辑1 而不必转变，从而节省电力消耗。将结合图3的论述更详细地阐述全摆幅存储器阵列 系统200的读取部分的操作。图3是图解说明根据本发明一实施例的全局位线(例如，图2的全局位线253) 的静态性质的时序图300。时序图300图解说明五个信号，其中包括读取字线信号225、 局部位线(LBL)预充电信号243、 LBL240A、全局选择线上的全局选择信号250、及 全局位线(GBL) 253上的信号。举例来说，结合图2针对其中从全摆幅存储器230连续读取两个逻辑0的情况来 阐述图3。开始，上拉晶体管245在时间305处将局部位线240满充电至逻辑1。类似 地，上拉晶体管226A及226B将共用节点227A及227B满充电至逻辑1。现在，在时 间310处断言读取字线225从而导致两个并发事件。第一，由于经由下拉晶体管222 放电，共用节点227A被带到逻辑0。第二， RAM单元235的假设为逻辑0的内容经 读取，从而使LBL240A放电至逻辑0。返回至第一个事件，NAND门228从共用节点227A接收逻辑0作为输入，由于 共用节点227B并未放电，所以其保持在逻辑l。因此，在LBL240A于时间312处得 到评估之后，在时间315处，全局选择信号250变为有效以启用三态NAND门255。既然三态NAND门255经启用且通过局部位线240A接收逻辑0作为输入，且由 于没有任何对应于字线驱动器组210B的读取字线被启动，所以局部位线240B会保持 在逻辑1。结果，在时间320处，全局位线253转变至逻辑1且RAM数据输出265 转变至逻辑0以对应于RAM单元235的内容。在时间321处，在于时间322处启用局部位线预充电信号243之前，禁用全局位 线选择信号250。在时间323处，局部位线240A己经由上拉晶体管245完成了预充电， 如此便为下一个有效读取字线信号预调节至逻辑1。在时间325处，启动后续读取字 线信号，从而再次导致两个并发事件。第一，共用节点227A被带到逻辑0。第二， RAM单元235的继续为逻辑0的内容经读取，从而在时间330处使上拉晶体管245 放电并使LBL 240A转变至逻辑0。返回至所述第一事件，NAND门228从共用节点227A接收逻辑0作为输入且由 于上拉晶体管226B未被放电，所以从共用节点227B接收逻辑1。因此，在时间333处，全局选择信号250变为有效以启用三态NAND门255。 NAND门255的输出保持 在逻辑l。因此，全局位线253会保持在逻辑1而不像在时间320处那样发生转变， 此可导致节省通过相同全局位线的连续读取(其中所读取的值为0)之间的功率。全 局位线253的此种行为被称为静态行为。作为对比，无论先前的读取数据如何，局部 位线240A由于局部位线电容的预充电及放电会像常规全局位线那样在每此读取时都 会动态地转变。应注意，尽管以上实例是以两个来自相同RAM单元的连续读取为背景进行阐述 的，但对于任一具有相同数据的RAM单元的连续读取，全局位线253都将保持为高， 其中所述RAM单元端接在任一耦合至相同全局位线的三态NAND门处。图4图解说明图2所示三态NAND门255的一个适合实施例的细节。三态NAND 门255包括反相器405、 OR门410、 NAND门420、 AND门430及包括上拉晶体管 440及下拉晶体管450的输出晶体管堆叠。如上文所述，NAND门255接收全局选择 信号250及局部位线240A及240B作为输入，且在全局位线253上产生其输出。全局 位线253耦合至上拉晶体管440及下拉晶体管450。上拉晶体管440耦合至NAND门420的输出。NAND门420耦合至OR门410 的输出及全局选择信号250。 OR门410耦合至反相器405。反相器405耦合至局部位 线240A及240B。下拉晶体管450耦合至AND门430的输出。AND门430耦合至全局选择信号250 及局部位线240A和240B。当局部位线240A或240B处在逻辑0而全局选择信号250 处在逻辑1时，全局位线253为逻辑1。当局部位线240A和240B及全局选择信号250 处在逻辑1时，全局位线253为逻辑0。在任一其他输入至NAND门255的值的组合 中，全局位线253的值将由经启用的NAND门(其也耦合至全局位线253)来确定。 如果耦合至全局位线253的NAND门都未被启用，则由于保持单元260的原因，全局 位线253将维持通过其所读取的最一个值。通过 利用包括两个晶体管的输出堆叠，对于既定的全局位线负载，所述晶体管的 物理尺寸小于具有多于两个输出晶体管的常规输出堆叠。这个优点可减少占用面积以 及由于所述三态装置的输出晶体管而在所述全局位线上造成的自电容。图5是根据本发明另一实施例的全摆幅存储器阵列系统200的读取部分的替代实 施例。全摆幅存储器阵列系统500的读取部分包括若干读取字线驱动器510、 一动态 OR组件520及一根据本发明的教示所改进的全摆幅存储器阵列530。读取字线驱动器 510耦合至动态组件520及全摆幅存储器阵列530两者。动态OR组件520经由全局 选择线550耦合至全摆幅存储器阵列530。全摆幅存储器阵列系统500不同于全摆幅存储器阵列系统200，这是因为一字线 驱动器组510将输入提供至动态OR组件520。 一个局部位线540经由三态反相器555 耦合至全局位线553，且每一局部位线都使用单独的全局选择线(例如，全局选择线 550)。全摆幅存储器阵列系统500的操作类似于全摆幅存储器阵列系统200。如果改变参考编号来对应于图5中的元件，则关于图3时序图的论述也同样适用于图5。图6图解说明适合用作图5中所示三态反相器555的三态装置的细节。三态反相 器555包括反相器605、 NAND门620及AND门630、上拉晶体管640及下拉晶体管 650。三态反相器门555接收全局选择信号550及局部位线540作为输入，并在其全局 位线553上产生其输出。全局位线553耦合至上拉晶体管640及下拉晶体管650。上拉晶体管640耦合至NAND门620的输出。NAND门620耦合至反相器605 的输出及全局选择信号550。反相器605耦合至局部位线540。下拉电晶体650耦合至 AND门630的输出。AND门630耦合至全局选择信号550及局部位线540。当局部位线540处在逻辑0而全局选择信号550处在逻辑1时，全局位线553为 逻辑l。当局部位线540及全局选择信号550处在逻辑1时，全局位线553为逻辑0。 在输入至三态反相器555的值的任一其他组合中，全局位线553的值将由经启用的三 态反相器(例如，三态反相器555)来确定，所述三态反相器也耦合至全局位线553。 如果耦合至全局位线553的三态反相器都未被启用，则由于保持单元560的原因，全 局位线553将维持通过其所读取的最后一个值。图7图解说明根据本发明一实施例的用于产生全局选择信号的例示性替代布置。 所述替代实施例可用于通过使用经编码的存储器地址而并非经解码的地址以及使用图 2及图5的动态OR组件来产生全局选择信号。图7中所示的例示性实施例图解说明 32x32全摆幅存储器阵列系统700的读取部分。系统700包括一 5x32解码器705、 若干读取字线驱动器组(例如，字线驱动器710)及一根据本发明的教示所修改的32x32 全摆幅存储器阵列730。所述5x32解码器与所述读取字线驱动器组相耦合。为图解说明的简单起见，图7 中只显示了一个字线驱动器组710。所述读取字线驱动器组耦合至全摆幅存储器阵列 730。所述5x32解码器接收经编码的存储器地址，S5-S1位。最高有效位S5 (例如) 经由反相器720耦合至三态NAND门755以在全局选择线750A上产生全局选择信号。 尽管未显示，全局选择线750A还耦合至对应于32位行中另外31位的三态NAND门， 以在启动单个读取字线时传播完整的32位字。三态NAND门755耦合至两个局部位 线，其中每一局部位线支持八个RAM单元。如此，全局选择线750A启用若干支持较 低阶(S5=0) 16行存储器的三态NAND门。最高有效位S5也直接耦合至三态NAND门758，所述三态NAND门也耦合至全 局选择线750B。应注意，全局选择线750B也耦合至对应于32位行中另外31位的三 态NAND门(未显示)。如此，全局选择线750B启用若干支持较高阶(S5=l) 16行 存储器的三态NAND门。应注意，本发明涵盖用于产生全局选择信号的经解码地址位的其它逻辑组合，且 其可根据不同的全摆幅存储器阵列配置而有所不同。例如，64x32全摆幅存储器阵列 将利用6x64解码器。当利用诸如图2的三态NAND门实施例时，所述6x64解码器的 6个经解码地址位的两个最高有效位将用于驱动所有三态NAND门。通常，控制所述三态NAND门所需的最高有效地址位的数量n由以下表达式来确定"=log2(i /&r)， (3)其中R为所述全摆幅存储器阵列的列数，且br为三态装置所服务的RAM单元的 数量。例如，在64x32全摆幅存储器阵列系统的三态NAND门实施例中，n将等于og2 (64行/每个三态NAND门的16个RAM单元)，即2个位。通过64x32全摆幅存储 器阵列系统的三态反相器实施例，n将等于og2 (64行/每个三态反相器门的8个RAM 单元)，即3个位。图8是图解说明根据本发明一实施例的用于静态切换全局位线的方法800的流程 图。在步骤810处，经由多个三态装置，将多个局部位线耦合至全局位线。在图2中， 例如，两个局部位线经由三态NAND门耦合至全局位线。在图5中，例如， 一个局部 位线经由三态反相器耦合至全局位线。在步骤820处，产生全局选择信号以启用所述 多个三态装置其中之一。在图2中，例如，当自两组字线驱动器中启动一读取字线时， 产生用于三态NAND门的全局选择信号。在图5中，例如，当启动一组对应的读取字 线的其中一个读取字线时，产生用于三态反相器的全局选择信号。在步骤830处，选择对应的局部位线以驱动所启用的三态装置的输出。在图2的 实施例中，所述三态NAND如所述的那样传播所述有效周部位线。在图5的实施例中， 所述三态反相器如所述的那样传播所述对应的局部位线。图9是图解说明根据本发明一实施例的在存储器中通过全局位线连续读取具有相 同值的位时降低功率的方法的流程图。在步骤910处，产生全局选择信号以将所述全 局位线转变至第一电平。参照图3的时间315，例如，在时间312处己评估局部位线 240A之后，全局选择信号250转变至有效高电平以启用三态NAND门255。在步骤 920处，从存储器读取第一位。参照图3的时间320，例如，在已评估NAND门255 之后，全局位线253转换至高值。在步骤930处，从存储器读取第二位。所述第二位 的值与所读取的第一位是相同个值。参照图3的时间333，例如，全局选择信号250 转变至高态有效电平以再次启用三态NAND门255。在步骤940处，在读取第二位期 间将所述全局位线维持在第一电平而无需发生转变。参照图3的时间333，例如，全 局位线253保持在与其在时间320处相同的电平。尽管以若干实施例为背景来揭示本发明，但应认识到，所属技术领域的技术人员 可使用各种与上文论述及下文权利要求书相一致的实施方案。
权利要求
1、一种驱动全摆幅存储器阵列的全局位线的方法，所述方法包括经由多个三态装置将多个局部位线耦合至全局位线；产生全局选择信号以启用所述多个三态装置中的一者；及选择对应的局部位线以驱动所述经启用的三态装置的输出，借此连续读取通过所述全局位线读取的具有相同值的位不会导致转变所述全局位线的状态。
2、 如权利要求l所述的方法，其中所述全局位线的输出耦合至保持单元。
3、 如权利要求l所述的方法，其中所述产生步骤进一步包括 布置多个晶体管以端接在共用节点处； 在所述多个晶体管中的一者处接收读取信号；及响应于接收到所述读取信号而转变所述共用节点以启用所述多个三态装置中的 一者。
4、 如权利要求1所述的方法，其中所述产生步骤进一步包括 利用来自经编码存储器地址的位来产生所述全局选择信号。
5、 如权利要求所述的方法，其中所述选择的三态装置是三态NAND门。
6、 如权利要求1所述的方法，其中所述选择的三态装置是三态反相器。
7、 如权利要求1所述的方法，其中所述多个三态装置中的一三态装置包含一包 括两个晶体管的输出晶体管堆叠。
8、 一种在存储器中通过全局位线读取具有相同值的连续位时降低读取功率的方 法，所述方法包括产生全局选择信号以将所述全局位线转变至第一电平； 从存储器读取第一位，所述第一位具有一值；从存储器读取第二位，所述第二位具有与所述第一位相同的值；及 在所述第二位的所述读取期间，将所述全局位线维持在所述第一电平而不转变至第二电平。
9、 如权利要求8所述的方法，其中所述产生步骤进一步包括 布置多个晶体管以端接在共用节点处； 在所述多个晶体管中的一者处接收读取信号；及 转变所述共用节点以启动所述全局选择信号。
10、 如权利要求8所述的方法，其中所述全局选择线启用三态装置。
11、 如权利要求10所述的方法，其中所述产生步骤进一步包括 利用来自经编码的存储器地址的位产生所述全局选择信号。
12、 如权利要求10所述的方法，其中所述选择的三态装置是三态NAND门。
13、 如权利要求10所述的方法，其中所述选择的三态装置是三态反相器。
14、 如权利要求12所述的方法，其中所述三态NAND门包含一包括两个晶体管 的输出晶体管堆叠。
15、 一种全摆幅存储器阵列系统的读取部分，所述系统包括 多个三态装置；多个局部位线，其经由所述多个三态装置耦合至全局位线；及产生装置，其用于产生全局选择信号以启用所述多个三态装置中的一者并选择对 应的局部位线来驱动所述所启用的三态装置的输出。
16、 如权利要求15所述的系统，其中所述产生装置包含动态OR组件。
17、 如权利要求15所述的系统，其中所述产生装置包含来自经编码存储器地址 的位。
18、 如权利要求15所述的系统，其中所述多个三态装置中的一三态装置包含三 态NAND门。
19、 如权利要求15所述的系统，其中所述多个三态装置中的一三态装置包含三 态反相器。
20、 如权利要求15所述的系统，其中所述多个三态装置中的一三态装置包含一 包括两个晶体管的输出晶体管堆叠。
全文摘要
本发明揭示用于在读取全摆幅存储器阵列时降低功率的技术。所述全摆幅存储器阵列包含多个局部位线及一全局位线。为降低功率消耗，一种驱动所述全局位线的方法包括经由多个三态装置将所述多个局部位线耦合至所述全局位线的步骤。所述方法进一步包括下列步骤产生全局选择信号以启用所述多个三态装置中的一者；及选择对应的局部位线以驱动所述所启用三态装置的输出。以此方式，可静态地驱动所述全局位线，使得连续读取通过所述全局位线读取的具有相同值的位不会导致转变所述全局位线的状态。
文档编号G11C7/10GK101233574SQ200680027803
公开日2008年7月30日 申请日期2006年6月5日 优先权日2005年6月14日
发明者杰弗里·赫伯特·费希尔, 格雷戈里·克里斯托弗·布尔达, 耶什万特·N·科拉 申请人:高通股份有限公司