专利名称：半导体器件的制作方法
技术领域：
本发明涉及半导体器件，其在存储器单元阵列中具有拥有电阻值根据流动的电流可变的存储器件和用于访问该存储器件的单元晶体管的存储器单元。
背景技术：
作为电阻值根据流动的电流可变的典型存储器件，电阻随机存取存储器器件和熔丝器件(fuse device)是已知的。电阻随机存取存储器件是使用了基于向/自绝缘膜的导电离子输入/输出和磁性膜的磁方向的导电性变化、晶体结构的位相变化(Phase change) 等的存储器件，并且能够可逆地改变电阻值。同时，作为熔丝器件，除了通过激光烧断的熔丝器件之外，例如已知通过将多晶硅制成的熔丝熔毁来控制电阻值的熔丝器件(例如，参见非专利文献1)。作为熔丝器件的另一示例，已知用于基于是否电气地破坏了 MOS晶体管的栅氧膜来进行数据存储的熔丝器件 (例如，参见专利文献1)。前面的电气可控的熔丝器件特别地称作电熔丝(eFUSE)。相比于电气地改变电阻值的前述电阻随机存取存储器，在eFUSE中，占用面积和电阻变化时流动的电流量是更大的。然而，在eFUSE中，配置是简单的，并且在制造工艺中几乎不需要额外的步骤。由此，经常的情况是，eFUSE不用作所谓的通用存储器，而是用作额外信息的存储器。例如，eFUSE用于半导体器件(集成电路)的特性调节(调整)、冗余电路选择、特性值的可重写存储和完成器件后的其它信息等。通常，使用eFUSE的存储器单元通过将一个eFUSE和一个存取晶体管串联连接而形成。通常，eFUSE和存取晶体管之间的串联连接路径(单元电流路径)的一端通过位线连接至电源供给路径，此单元的另一端接地。在eFUSE中，例如，通过熔毁导电层并且破坏绝缘膜，能够非常大地改变电阻值，从而可以存储1位数据。在此情况下，在用于通过熔毁导电层并且破坏绝缘膜来进行数据存储的写入操作中，向前述的电源供给路径施加写电源电压(下文称为编程电压)。从而，尽管eFUSE电阻值从低电阻变为高电阻，然而相反的操作是不可能的。在存储数据(关于电阻值是保持为初始的低电阻还是已经跃变为高电阻的信息) 的读取操作中，向前述的电源供给路径施加读电源电压(下文称为读取电压)。然后，存取晶体管导通，并且流动的电流的大小例如转换为电压值，并且进行感测。现有技术文献专利文献专利文献1 :U. S.专利第7沈9081号说明书非专利文献非专利文献 1 :J. Safran 等人的“A Compact eFUSE Programmable Array Memory for SOI CMOS，，，IEEE. 2007 Symposium on VLSI Circuit of Technical Papers，页数 72-73。
发明内容
在存储器单元中具有电阻值根据流动的电流可变的存储器件的半导体器件中，在写入数据时的电流值很大的情况下，应当将存取晶体管的大小刚好增大那么多。存取晶体管的必要大小取决于编程电压的大小。然而，在以更低的电压进行编程的情况下，应当更多地增大存取晶体管的大小。例如，以eFUSE为例，在某些情况下，存取晶体管的必要大小是同一代的SRAM存取晶体管的大小的100倍或以上那么大。存取晶体管的栅极连接至例如在行方向上按线布置的多个存储器单元共用的存取线(其通常称为字线)。由此，在每个存取晶体管的大小很大的情况下，字线的电容(写电容和负载电容的总电容)变得非常大。由于在写入操作中需要使大电流流动，因此字线电容不可避免变得非常大。然而， 这对读取操作具有负面影响。确切地，相比于写入操作时，在读取操作时无需增大字线的电位。由此，在某些情况下，在读取时施加至字线的读取电压低于在写入时施加至字线的编程电压。在实际中，由于需要在维持通过写入操作改变的电阻值的同时读取存储数据，因此读取电压低于编程电压。然而，在以低电压驱动具有大电容的字线的情况下，存取时间增加。 进一步，由于字线电容非常大，因此在对字线充放电时消耗了过多的能量，这是不能降低半导体器件的功耗的抑制因素。在读取时的存取时间很长并且期望的操作时间如上所述那样未满足的情况下，每一条字线可连接的存储器单元的数目(存储位数)受到限制。在某些情况下，与存储器功耗由于对安装有关的存储器的系统的需要而过大的情况下类似地，出现存储器单元数目的这种限制。据此，在减小存取时间和功耗与改善每一条字线的存储位数之间存在折中关系。在写入时需要大电流的eFUSE存储器中，更加严格地存在这种折中。然而，在电阻值根据流动的电流可变的其他存储器(例如，电阻随机存取存储器)中，应当以某种程度或另一程度类似地解决这种折中。为了解决前述的问题，本发明的一目标在于提供能够解决或修正前述折中的半导体器件。根据本发明的半导体器件包括其中多个存储器单元至少布置成一行的存储器单元阵列。存储器单元具有存储器件，其具有根据流动的电流可变的电阻值；以及多个单元晶体管，其串联连接至存储器件，并且彼此并行地连接。根据前述的配置，针对每个存储器单元，包括彼此并行连接的多个单元晶体管。由此，在工作时能够优化地控制流向存储器件的电流。例如，在数据存储的情况所需要的电流值大于读取数据时所需要的电流值的情况下，数据存储时导通的单元晶体管的数目能够比读取数据时的更大。因此，总的操作时间降低至正好的最小值。进一步，在仅导通多个单元晶体管之中的必要数目的单元晶体管的操作中，功耗比导通所有单元晶体管的操作的功耗降低更多。同时，由于操作时间和功耗降低，因此能够增大同时驱动的存储器单元的数目。根据本发明，能够提供降低存取时间和功耗与改善每一条字线的存储位数之间的折中得到解决或修正的半导体存储器件。
图1是根据第一实施例的半导体器件的芯片配置示图。
图2是通过将编程时和读取时的电流路径添加至图1的芯片配置示图所获得的示图。图3是图示比较示例的器件配置的示图。图4是根据第二实施例的半导体器件的芯片配置示图。图5是通过将编程时和读取时的电流路径添加至图4的芯片配置示图所获得的示图。图6是图示图4的半导体器件中切换信号的逻辑组合与存取晶体管的总栅宽(W 长度)之间的关系。图7是图示图4的半导体器件中测试时的控制示例的流程图。
具体实施例方式下文参照附图，按照后面提到的顺序描述本发明的实施例。注意，将按照下列顺序给出描述。1.第一实施例由两个彼此并行布置的单元晶体管构成存取晶体管的示例(包括与比较示例对比的比较说明)2.第二实施例由三个或更多个彼此并行的单元晶体管构成存取晶体管的示例， 存取晶体管的有效栅宽通过输入的控制信号而可变3.其它变型除了在前述第一实施例和前述第二实施例的描述中适当描述的变型以外的变型<1.第一实施例>[芯片配置]图1图示根据第一实施例的半导体器件的芯片配置示图。此实施例的半导体器件包括存储器单元阵列1 ；以及各种控制电路，其用于控制存储器单元阵列1的编程(写入) 和读取。在存储器单元阵列1中，多个存储器单元MC布置成矩阵状态。如稍后描述，每个存储器单元MC均提供在位线BL和第三电压供给线(GND线13)之间，并且例如均具有熔丝器件F和串联连接至该熔丝器件F的存取晶体管TRB。图1例举了四个存储器单元MC布置成两列0位)父2行的情况。然而，多个存储器单元MC的布局不限于图1的布局，例如，可以将多个存储器单元MC布置成一行。注意，在下列描述中，除非有特别的提及，否则多个存储器单元MC的布局为多列X多行。下文将多个存储器单元MC布置在列方向上的配置称为位配置(bit configuration) 0图1例举了每列中的每个位配置具有同一配置的情况。然而，每个列中的每个位配置不一定具有同一配置。注意，在下列描述中，将在假设每列的位配置相对于彼此具有同一配置的情况下描述仅仅一个位配置。在此实施例中，存取晶体管TRB由两个单元晶体管(即，第一单元晶体管TRBl和第二单元晶体管TRB》构成。第一和第二单元晶体管TRBl和TRB2均由NMOS晶体管构成， 并且彼此并行地连接。第一单元晶体管TRBl是在读取时和编程时一直使用(导通)的单元晶体管。进一步，在存取晶体管TRB中包括的两个单元晶体管之中，单元晶体管X之外的一个单元晶体管(第二单元晶体管TRB》是仅在读取时使用的单元晶体管。第一和第二单元晶体管TRBl和TRB2每一个例如均具有比单个存取晶体管所构成的存取晶体管TRB的尺寸更小的尺寸。进一步，第一和第二单元晶体管TRBl和TRB2的总尺寸例如等于单个存取晶体管所构成的存取晶体管TRB的尺寸。此实施例的半导体器件具有在行方向上延伸的多条字线WL1、WL2等。字线WL1、 WL2等中的每一条均处于使得多个单元晶体管(在此实施例中为两个)中的至少一个能够与其它单元晶体管独立地导通/截止的形式，并且包括与每个单元晶体管的栅极连接的多条存取线。确切地，各条字线WL1、WL2等由字线驱动信号WL[A]、ffL[B]等(稍后描述)所输入到的第一存取线ALl和响应于字线驱动信号WL[A] ,WL[B]等生成的辅助字线驱动信号 WL[A]aUX、ffL[B]aUX等(稍后描述)所输入到的第二存取线AL2构成。在每一单元行中， 每个存储器单元MC中包括的第一单元晶体管TRBl的栅极连接至第一存取线ALl。类似地， 在每个单元行中，每个存储器单元MC中包括的第二单元晶体管TRB2的栅极连接至第二存取线AL2。字线驱动信号WL [A] ,WL [B]等控制包括熔丝器件F的、从位线BL到第三电压供给线(GND线13)的电流路径的电连接/断开。例如，在熔丝器件F连接至位线BL的情况下， 字线驱动信号WL [A]、WL [B]等控制熔丝器件F和第三电压供给线(GND线13)的电连接/ 断开。进一步，例如，在熔丝器件F连接至第三电压供给线(GND线13)的情况下，字线驱动信号WL[A]、WL[B]等控制位线BL和熔丝器件F之间的电连接/断开。此实施例的半导体器件包括字线驱动电路(WL_DRV)4，其生成字线驱动信号 WL[A]、WL[B]等；以及逻辑电路5，其根据字线驱动信号WL[A]、WL[B]等生成辅助字线驱动信号WL[A]aUX、ffL[B]aUX等。在图1的示例中，将字线驱动电路4提供为每个单元行共用的电路。字线WL1、WL2等中的每一条连接至字线驱动电路4的输出。例如，字线驱动电路 4将字线驱动信号WL[A]输入至字线WLl中包括的第一存取线ALl，将字线驱动信号WL[B] 输入至字线WL2中包括的第一存取线ALl。在图1的示例中，为每一列提供一个逻辑电路5，并且逻辑电路5包括缓冲器电路 BUFl、反相器INVl和NOR电路NORl。注意，在多个存储器单元MC布置成一行的情况下，为每个存储器单元提供逻辑电路5。缓冲器电路BUFl插入至第一存取线ALl。缓冲器电路BUFl将从字线驱动电路4 输入的字线驱动信号WL[A]、ffL[B]等输出至与第一存取线ALl连接的各个第一单元晶体管 TRBl。NOR电路NORl具有2个输入和1个输出的配置。NOR电路NORl的输出连接至第二存取线AL2。NOR电路NORl的一个输入通过反相器INVl连接至第一存取线ALl，NOR电路NORl的另一个输入连接至写入控制线。前述写入控制线是写入控制信号(WRITE)输入到的线。在此实施例中，写入控制信号(WRITE)控制响应于字线驱动信号WL [A]、WL [B]等生成的辅助字线驱动信号WL[A]aUX、WL[B]aux等(在图1的示例中，通过反转字线驱动信号WL[A]、ffL[B]等的信号波形所获的信号)到第二存取线AL2的输出。NOR电路NORl对通过反相器INVl从第一存取线ALl输入的信号(通过反转字线驱动信号WL [A]、WL [B]等的信号波形所获得的信号)与从写入控制线输入的信号(控制信号(WRITE))之逻辑和进行NOT(非)运算。仅在两个输入端两者中都不存在输入的情况下，NOR电路NORl输出H(高)。在输入至少存在于两个输入端中的一个的情况下，NOR电
7路NORl输出L(低)。据此，字线驱动电路4和逻辑电路5通过将字线驱动信号WL [A]、WL [B]等输入至第一存取线ALl并且将辅助字线驱动信号WL[A]aUX、WL[B]aux等输入至第二存取线AL2， 控制每个存储器单元中包括的多个单元晶体管的导通/截止。如稍后详细描述的，字线驱动电路4和逻辑电路5控制每个存储器单元中包括的多个单元晶体管的导通/截止，使得读取操作时导通的单元晶体管的数目小于编程操作时(写入操作时)导通的单元晶体管的数目。注意，在第一存取线ALl的负载很大的情况下，期望将缓冲器电路BUFl提供为用以辅助字线驱动电路4的电路。然而，在字线驱动电路4的驱动能力足够的情况下，能够省略缓冲器电路BUFl。进一步，图1例举了在有关的半导体器件中提供字线驱动电路4的情况。然而，可以与有关的半导体器件独立地提供字线驱动电路4。在此情况下，将字线驱动信号WL[A]、 WL[B]等从与有关的半导体器件独立提供的字线驱动电路4(即，从外部)输入至有关的半导体器件中的第一存取线ALl。进一步，在此情况下，应当提供用于驱动第一存取线ALl的缓冲器电路BUFl。进一步，反相器INVl和NOR电路NORl需要驱动第二存取线AL2的驱动能力。图1例举了从器件的外部给出写入控制信号(WRITE)的情况。然而，可以从器件的内部提供的电路给出写入控制信号(WRITE)。接下来，针对用于控制位线电压的配置给出描述。此实施例的半导体器件具有在列方向上延伸的多条位线BL。针对每个列逐一地分配多条位线BL。进一步，对于每个列，此实施例的半导体器件具有第一电压供给线11、第二电压供给线(VDD线12)、第三电压供给线(GND线13)、写入位选择晶体管TRA、模式(pattern)寄存器2和读取电路 (SEAMP+reg (灵敏放大器+寄存器))3。进一步，此实施例的半导体器件具有对于每个位配置共用的熔丝电压供给电路(VFUSE_P. S) 6。写入位选择晶体管TRA的一端(源极或漏极)连接至每条位线BL的一端。读取电路3和读取位选择晶体管TRC的一端(源极或漏极)连接至每条位线BL的另一端。针对每个存储器单元MC逐一提供的多个熔丝器件F中的每一个的一端连接至每条位线BL的中间部分。彼此并行连接的第一和第二单元晶体管TRBl和TRB2中每一个的一端(源极或漏极)连接至每个熔丝器件F的另一端。第三电压供给线(GND线1 连接至彼此并行连接的第一和第二单元晶体管TRBl和TRB2的另一端(源极和漏极中未连接至熔丝器件F的那个)。熔丝电压供给电路6的输出端连接至写入位选择晶体管TRA的另一端(源极和漏极中未连接至位线BL的那个)。模式寄存器2的输出端连接至写入位选择晶体管TRA的栅极。VDD线12连接至读取位选择晶体管TRC的另一端(源极和漏极中未连接至熔丝器件F 的那个)。读取控制线连接至读取位选择晶体管TRC的栅极。熔丝电压供给电路6是用于例如在写入时生成作为输出至第一电压供给线11的电压值的若干[V]写入电压VW的电路。注意，代之熔丝电压供给电路6，写入电压VW可以从外部测试器或安装了有关的半导体器件(IC)的衬底给出。经由写入位选择晶体管TRA、位线BL和存储器单元MC从第一电压供给线11到GND 线13的路径是第一电流(写入电流Iw)流经的第一电流路径(写入电流路径)。
写入位选择晶体管TRA由PMOS晶体管构成。注意，出于下列原因，写入位选择晶体管TRA可以由NMOS晶体管构成。在PMOS晶体管中，不存在电压降(即，所谓的“阈值电压(Vth)降”)。由此，PMOS晶体管具有将来自熔丝电压供给电路6的写入电压VW准确地给予位线BL的优点。同时，通过使用P型沟道晶体管，其占用的面积增大。进一步，由于在编程(写入) 时使用P型沟道晶体管(TRA)和N型沟道晶体管(TRB)，因此在制造时应当管理(Hianage)P 型沟道晶体管。进一步，应当通过考虑P型沟道晶体管(TRA)和N型沟道晶体管(TRB)之间的特性平衡来进行设计。由此，相比于在图1的编程时插入至电流路径的晶体管仅为N 型存取晶体管TRB的情况，用以改变熔丝器件F的电阻的外加电压的优化设计显著地更难。要如图1所示那样使用PMOS晶体管还是将NMOS晶体管用于写入位选择晶体管 TRA可以通过全面地考虑前述优点和前述缺点而加以决定。写入位选择晶体管TRA例如包括在存储器单元阵列1的位控制电路中。除了写入位选择晶体管TRA之外，位控制电路还包括模式保持电路2，其用于保持输入数据并且输出用于位的控制位；以及读取电路3，其包括灵敏放大器和读取数据寄存器。模式寄存器2是用于在编程时，基于输入的位地址信号BARD对写入位选择晶体管 TRA进行位选择控制的电路。确切地，与某列对应地提供的模式寄存器2将基于输入的位地址信号BARD生成的第一位FB[a]输入至与该列对应地提供的写入位选择晶体管TRA的栅极。与另一列对应地提供的模式寄存器2将基于输入的位地址信号BARD生成的第二位 FB[b]输入至与该列对应地提供的写入位选择晶体管TRA的栅极。注意，图1例举了布置成矩阵状态的多个存储器单元MC中的列的数目为2的情况。然而，通常，列的数目大于2，例如64。在此情况下，将位地址信号BARD给予每个模式寄存器2作为6比特控制信号。注意，列的数目可以大于64，例如128、256等。同时，列的数目可以小于64，例如4、8、16或32。位地址信号BARD的位数根据列的数目而确定。注意，模式寄存器2的前述功能能够用所谓的列译码器替代。列译码器是用于确定从输入的列地址选择的位线开关(在此情况下，写入位选择晶体管TRA)的电路。读取电路3连接至位线BL，并且具有利用灵敏放大器检测和读取位线BL的电位的功能。例如，将用于对电源电压VDD进行供给控制的PMOS晶体管所构成的读取位选择晶体管TRC连接至位线BL。读取位选择晶体管TRC包括在存储器单元阵列1的位控制电路中。 读取位选择晶体管TRC的源极连接至VDD线12，其漏极连接至位线BL。读取位选择晶体管TRC具有与写入位选择晶体管TRA类似的优点和缺点。图1图示了不导致“Vth降(Vth drop)”的PMOS晶体管配置。然而，在所有晶体管都具有NMOS晶体管配置的优点是优先的情况下，读取位选择晶体管TRC可以具有NMOS晶体管配置。在图1中，根据读取位选择晶体管TRC具有PMOS晶体管配置的事实，提供反相器 INV2，其用于将输入的读取控制信号(READ)反转，并且将反转后的信号给予读取位选择晶体管TRC的栅极。由此，在读取位选择晶体管TRC具有NMOS晶体管配置的情况下，反相器 INV2是不必要的。进一步，在读取控制信号(READ)是低有效信号的情况下，反相器INV2同样是不必要的。在图1中，从器件的外部给出读取控制信号(READ)。然而，可以在内部生成控制信号。在图1的配置中，写入控制信号(WRITE)是低有效信号，读取控制信号(READ)是高有效信号。由此，其在写入(编程)时导致〃(WRITE)，(READ) =L"，其在读取时导致(WRITE)， (READ) = H。注意，逻辑电路5和位控制电路(模式寄存器2和读取电路幻的连接关系类似于前述的连接关系。图2示意性地图示了编程操作时流动的电流。在图2中，编程操作时的电流路径 (第一电流路径)由粗实线表示，读取操作时的电流路径(第二电流路径)由粗虚线表示。 下文参照图1和图2，针对编程操作和读取操作给出描述。[编程操作]将在假设前述配置的情况下说明第一位[a]的编程操作的示例。在编程的初始状态下，在图1和图2中，所有的晶体管(TRA TRC)都处于截止的状态。在这种状态下，熔丝电压供给电路6输出正的写入电压VW(如，3[V]的电压)，并且模式寄存器2、字线驱动电路4、逻辑电路5等将用于控制晶体管(TRA TRC)的信号设置到写入时的逻辑。更确切地，模式寄存器2输出写入位FB[a] =0作为位选择信号。从而，PN沟道型的写入位选择晶体管TRA变为处于导通的状态。进一步，字线驱动电路4(图1)输出字线驱动信号WL[B] = 1，并且从外部输入写入控制信号(WRITE) = L和读取控制信号(READ) =L0从而，在具有记为“bita”的熔丝器件F的存储器单元MC中，第一和第二单元晶体管 TRBl和TRB2两者均导通，读取位选择晶体管TRC截止。基于前述的偏置设定，伴随着从熔丝电压供给电路6给出的作为正电源电压的写入电压VW的相对大的第一电流(写入电流Iw)如图2中所示那样流动。写入电流Iw通过第一电压供给线11、处于导通状态的写入位选择晶体管TRA和位线BL流向记为“bita”的熔丝器件F。电流被分至第一单元晶体管TRBl和第二单元晶体管TRB2，并且流入GND线 13。在相当大的电流流过如上那样形成的电流路径(第一电流路径)的情况下，路线上具有最高电阻的熔丝器件F产生热量。如果熔丝器件F例如由多晶硅构成，则由于熔毁， 熔丝器件F的电阻值变得无比地大。如果熔丝器件F例如由MOS熔丝构成，则由于绝缘破坏，熔丝器件F的电阻值变得无比地小。同时，在具有写入位FB[b] = 1的相邻位配置中，根据写入位FB[b]受控的写入位选择晶体管TRA不导通。由此不形成电流路径，并且熔丝器件F的电阻不增大。[读取操作]将在假设前述配置的情况下说明第一位[a]的读取操作。在从存储器单元MC读取第一位[a]的操作的初始状态下，在图1和图2中，所有的晶体管(TRA TRC)都处于截止的状态。在这种状态下，期望将熔丝电压供给电路6的输出(写入电压VW)控制在低电平(如，0[V]的电压)。然后，模式寄存器2、字线驱动电路 4、逻辑电路5等将用于控制晶体管(TRA TRC)的信号设置到读取时的逻辑。更确切地，模式寄存器2输出写入位FB[a] = 1作为位选择信号。从而，控制P沟道型的写入位选择晶体管TRA处于截止的状态。进一步，字线驱动电路4输出字线驱动信号WL[B] = 1，并且进一步，从外部输入写入控制信号(WRITE) =H和读取控制信号(READ) =H。由于写入控制信号(WRITE)为H，因此在具有记为“bita”的熔丝器件F的存储器单元MC中，尽管第一单元晶体管TRBl导通，然而第二单元晶体管TRB2不能导通。进一步，由于读取控制信号(READ)为H，因此读取位选择晶体管TRC导通。基于前述的偏置设定，伴随着供给VDD线12的作为正电源电压的VDD电压的第二电流(读取电流Ir)流动。此时使用的VDD电压变为读取电压VR。然而，由于读取电压VR 小于写入电压VW，因此读取电流Ir具有比写入电流Iw的值更小的值。读取电流Ir通过处于导通状态的读取位选择晶体管TRC和位线BL从VDD线12流入被记为“bita”的熔丝器件F。电流通过处于导通状态的第一单元晶体管TRBl流入GND线13。依据前述电流的位线BL的电位具有通过将电源电压VDD除以读取位选择晶体管 TRC的导通电阻和组合电阻(其通过将熔丝器件F等的电阻添加至第一单元晶体管TRBl的导通电阻而获得)所获得的值。读取电路3中的灵敏放大器在读取位选择晶体管TRC的漏极端输入分压值VD，并且例如通过参照某个标准确定有关的分压值VD是高还是低。结果例如被放大为电源电压摆动的读取信号。放大后的读取信号暂时保持在读取电路3中的输出寄存器中，并且在从其它位配置读取的所有位都被设置时输出至外部。注意，在读取信号例如由外部测试器读取的情况下，用户能够知道其信息，这能够用于估计。接下来通过说明比较示例的配置，针对根据图1和图2所图示的第一实施例的电路的操作相比于比较示例的优点给出描述。[比较示例]图3是图示比较示例的器件配置的示图。在比较示例中，模式寄存器2、写入位选择晶体管TRA、读取电路3、读取位选择晶体管TRC和熔丝电压供给电路6的连接关系和功能与此实施例的半导体器件中的连接关系和功能类似。然而，在比较示例中，没有提供此实施例的NOR电路N0R1、反相器INV1、第二存取线AL2、写入控制信号(WRITE)输入到的写入控制线、第二单元晶体管TRB2。在比较示例的存储器单元MC中，连接至熔丝器件F的存取晶体管TRB由单个NMOS 晶体管构成。从而，由于写入时应当驱动相当大的电流，因此将存取晶体管TRB的尺寸设为相当大的值。[比较示例的编程操作]接下来将在假设比较示例(图幻的前述配置的情况下说明第一位[a]的编程操作。在编程的初始状态下，在图3中，所有的晶体管(TRA TRC)都处于截止状态。在这种状态下，熔丝电压供给电路6输出正的写入电压VW(如，3[V]的电压)，并且模式寄存器2、字线驱动电路4等将用于控制晶体管(TRA TRC)的信号设置到写入时的逻辑。更确切地，模式寄存器2输出写入位FB[a] = 0作为位选择信号。从而，PN沟道型的写入位选择晶体管TRA变为处于导通的状态。进一步，字线驱动器(WL_DRV)输出字线驱动信号WL[B] = 1，并且进一步，从外部输入读取控制信号(READ) =L0从而，在具有记为“bita”的熔丝器件F的存储器单元MC中，具有大尺寸的单个存取晶体管TRB导通，并且读取位选择晶体管TRC截止。基于前述的偏置设定，伴随着从熔丝电压供给电路6给出的作为正电源电压的写入电压VW的相对大的第一电流(写入电流Iw)如图3中所示那样流动。写入电流Iw通过第一电压供给线11、处于导通状态的写入位选择晶体管TRA和位线BL流入记为“bita”的熔丝器件F。电流通过具有大尺寸的存取晶体管TRB流入GND线13。在相当大的电流流过如上那样形成的电流路径(第一电流路径)的情况下，路线上具有最高电阻的熔丝器件F产生热量。在此情况下，如果熔丝器件F例如由多晶硅构成， 则由于熔毁，熔丝器件F的电阻值变得无比地大。如果熔丝器件F例如由MOS熔丝构成，则由于绝缘破坏，熔丝器件F的电阻值变得无比地小。同时，在具有写入位FB[b] = 1的相邻位配置中，根据写入位FB[b]受控的写入位选择晶体管TRA不导通。由此不形成电流路径，并且熔丝器件F的电阻不增大。[比较示例的读取操作]接下来将在假设比较示例的前述配置的情况下说明第一位[a]的读取操作(图 3)。在从存储器单元MC读取第一位[a]的操作的初始状态下，在图3中，所有的晶体管(TRA TRC)都处于截止的状态。在这种状态下，期望将熔丝电压供给电路6的输出(写入电压VW)控制在低电平(如，0[V]的电压)。然后，模式寄存器2、字线驱动电路4等将用于控制晶体管(TRA TRC)的信号设置到读取时的逻辑。更确切地，模式寄存器2输出写入位FB[a] = 1作为位选择信号。从而，控制P沟道型的写入位选择晶体管TRA处于截止的状态。进一步，字线驱动电路4输出字线驱动信号WL[B] = 1，并且控制具有大的单个尺寸的存取晶体管TRB处于导通的状态。进一步，从外部输入读取控制信号(READ) =H0由于写入控制信号(WRITE)为H，因此读取位选择晶体管TRC导通。基于前述的偏置设定，伴随着供给VDD线12的作为正电源电压的VDD电压的第二电流(读取电流Ir)流动。此时使用的VDD电压变为读取电压VR。然而，由于读取电压VR 小于写入电压VW，因此读取电流Ir具有比写入电流Iw的值更小的值。读取电流Ir通过处于导通状态的读取位选择晶体管TRC和位线BL从VDD线12流入被记为“bita”的熔丝器件F。电流通过处于导通状态的存取晶体管TRB流入GND线13。根据前述电流的位线BL的电位具有通过将电源电压VDD除以读取位选择晶体管 TRC的导通电阻和组合电阻(其通过将熔丝器件F等的电阻添加至存取晶体管TRB的导通电阻而获得)所获得的值。读取电路3中的灵敏放大器在读取位选择晶体管TRC的漏极端输入分压值VD，并且例如通过参照某个标准确定有关的分压值VD是高还是低。结果例如被放大为电源电压摆动的读取信号。放大后的读取信号暂时保持在读取电路3中的输出寄存器中，并且在从其它位配置读取的所有位都被设置时输出至外部。注意，在读信号例如由外部测试器读取的情况下，用户能够知道其信息，这能够用于估计。接下来针对相比于图3的比较示例的图1和图2中所示的此实施例的电路的优点给出描述。在此实施例中，将存取晶体管TRB分割至第一单元晶体管TRBl和第二单元晶体管 TRB2。第一单元晶体管TRBl连接至第一存取线ALl，而第二单元晶体管TRB2连接至第二存取线AL2。同时，在比较示例中，存取晶体管TRB由具有大尺寸的单个存取晶体管构成，并且存取晶体管TRB连接至单条字线。如上面那样，每个存储器单元配置彼此不同。然而，在此实施例中，在编程操作时，第一存取线ALl和第二存取线AL2均并发地受到驱动，并且流过熔丝器件F的电流分流到第一单元晶体管TRBl和第二单元晶体管TRB2。由此，关于编程操作，在此实施例和比较示例之间没有很大的差异。注意，在图1 图3中，在具有大电容的字线启动并且随后写入位选择晶体管TRA 被控制为导通的情况下，字线的大电容不会影响编程速率。同时，在读取操作中，在此实施例和比较示例之间具有差异。在此实施例中，在读取时，仅第一存取线ALl受到驱动。结果，存取晶体管TRB的一部分(即，第一单元晶体管 TRB1)导通，而作为存取晶体管TRB的剩余部分的第二单元晶体管TRB2截止。由此，读取时的字线WL的电容(布线电容和负载电容的总电容)变为仅仅是第一存取线ALl的电容。 由此，能够将主要确定第一单元晶体管TRBl的栅负载的第一存取线ALl的电容设置得小于比较示例中的字线的电容。由此，在此情况下，在读取时能够加快第一单元晶体管TRBl的切换。例如，在编程时使用(导通)而在读取时不使用(截止)的第二单元晶体管TRB2 的尺寸增大并且在读取和编程时使用(导通)的第一单元晶体管TRBl的尺寸减小的情况下，相比于比较示例，能够加快读取时的切换速率。例如，第一单元晶体管TRBl和第二单元晶体管TRB2之间的分割比(尺寸比)设为1 3。在此情况下，单纯在读取时使用的第一单元晶体管TRBl的栅电容大约为第二单元晶体管TRB2的四分之一那样大。几十 几百个晶体管栅电容(在某些情况下，几千个晶体管栅电容)连接至每条存取线(ALl和AL2)。由此，在栅电容充分大于布线自身的电容的情况下，每条存取线(ALl和AL2)的负载电容大致变为与前述晶体管尺寸比具有正相关性的值。读取时的存取时间与熔丝器件F的电阻值、读取位选择晶体管TRC的导通电阻等有关。然而，存取线(或，字线)的负载电容是使存取时间变长的主要因素。在此实施例中， 存取线(或，字线)的负载电容能够比比较示例中更加显著地减小。由此，在此实施例中， 具有正好那么多地显著减小存取时间的优点。同时，图3的存取晶体管TRB由单个晶体管构成，并且其尺寸基于对于写入时流过大电流的需要而确定。由此，尺寸显著地大于读取位选择晶体管TRC和其它外围电路的晶体管的尺寸。由此，比较示例具有读取时的存取时间很长的这一待改进点。进一步，很多的功耗被消耗用于在增大和减小电位时对布线电容进行充放电。由此，存取线(或，字线)的负载电容能够比比较示例的情况下更加显著地减少这一事实在很大程度上同样有助于取得低功耗。进一步，在比较示例的配置中，在某些情况下，读取时的存取时间很长，并且未满足期望的操作时间。在此情况下，每一条字线可连接的存储器单元的数目(存储位数)受到限制。在存储器功耗由于对于安装了存储器的系统的需要而过大的情况下，类似地出现对存储器单元数目的这种限制。在比较示例的器件配置中，减少存取时间和功耗与改善每一条字线的存储位数不能同时实现。在此实施例中，解决或修正了这种折中，从而使设计自由度更加地扩大化。据此， 能够在满足期望的高速和低功耗特性的同时实现给定的小尺寸存储器和给定的大尺寸存储器两者。
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<2.第二实施例〉图4图示根据第二实施例的半导体器件的芯片配置示图。进一步，图5图示工作时流动的电流的路径。将针对图4和5与根据第一实施例的图1和2之间的差异给出描述。 在图4和5中，附有与图1和2相同的附图标记的组成部分的描述将予以省略。在此实施例中，存取晶体管TRB由三个单元晶体管(即，第一单元晶体管TRB1、第二单元晶体管TRB2和第三单元晶体管TRB!3)构成。第一、第二和第三单元晶体管TRB1、TRB2 和TRB每一个均由NMOS晶体管构成，并且彼此并行地连接。在此实施例中，第一单元晶体管TRBl是在读取时和编程时一直使用(导通)的单元晶体管(下文称为“单元晶体管X”)。进一步，第二和第三单元晶体管TRB2和TRB3每一个均是基于稍后描述的切换信号确定在读取时和编程时是否要使用(导通或截止)的单元晶体管(下文称为“单元晶体管Y” )。在存取晶体管TRB由单个存取晶体管构成的情况下，第一、第二和第三单元晶体管TRB1、TRB2和TRB3例如分别具有比存取晶体管TRB的尺寸更小的尺寸。进一步，在存取晶体管TRB由单个存取晶体管构成的情况下，第一、第二和第三单元晶体管TRB1、TRB2和TRB3的总尺寸例如等效于存取晶体管TRB的尺寸。例如，在存取晶体管TRB由单个存取晶体管构成的情况下，第一和第二单元晶体管TRBl和TRB2的总尺寸例如可以等效于存取晶体管TRB的尺寸。进一步，在存取晶体管TRB由单个存取晶体管构成的情况下，第一和第三单元晶体管TRBl和TRB3的总尺寸例如可以等效于存取晶体管TRB的尺寸。进一步，在此实施例中，每条字线WL由存取线AL1、AL2和AL3(其数字⑶等于存取晶体管TRB中包括的单元晶体管的数目)构成。存取线ALl连接至第一单元晶体管TRBl 的栅极，存取线AL2连接至第二单元晶体管TRB2的栅极，存取线AL3连接至第三单元晶体管TRB3的栅极。存取线ALl是字线驱动信号WL[A]、WL[B]等所输入到的线。存取线AL2 和AL3是响应于字线驱动信号WL [A] ,WL [B]生成的辅助字线驱动信号ffL[A]auX、ffL[B]auX 等所输入到的线。针对每一列提供一个逻辑电路5。在此实施例中，逻辑电路5例如包括一个缓冲器电路BUF1、一个反相器INVl和NOR电路NORl与N0R2 (其数字⑵等于存取晶体管TRB中包括的单元晶体管Y的数目)。注意，在多个存储器单元MC布置成一行的情况下，针对每个存储器单元提供逻辑电路5。NOR电路NORl和N0R2具有2个输入和1个输出的配置。NOR电路NORl的输出连接至第二存取线AL2。NOR电路NORl的一个输入通过反相器INVl连接至第一存取线ALl， NOR电路NORl的另一输入连接至切换信号线。类似地，NOR电路N0R2的输出连接至第三存取线AL3。NOR电路N0R2的一个输入通过反相器INVl连接至第一存取线ALl，NOR电路 N0R2的另一输入连接至切换信号线。前述的切换信号线是切换信号输入到的线。切换信号是用于控制响应于字线驱动信号WL[A]、WL[B]生成的辅助字线驱动信号WL[A]aUX、WL[B] aux等至存取线AL2和AL3的输出的信号。即，切换信号是用于控制与存取线AL2和AL3连接的第二和第三单元晶体管TRB2和TRB3的导通/截止的信号。NOR电路NORl和N0R2对通过反相器INVl从第一存取线ALl输入的信号(通过反转字线驱动信号WL [A]、WL [B]等的信号波形所获得的信号)与从切换信号线输入的信号 (切换信号)之逻辑和进行NOT运算。仅在两个输入端两者中均不存在输入的情况下，NOR电路NORl和N0R2输出H(高)。在输入至少存在于两个输入端中的一个的情况下，NOR电路NORl和N0R2输出L (低)。据此，字线驱动电路4和逻辑电路5通过将字线驱动信号WL [A]、WL [B]等输入至第一存取线ALl并且将辅助字线驱动信号WL [A] aux.WL [B] aux等输入至第二存取线AL2和第三存取线AL3，控制每个存储器单元中包括的多个单元晶体管的导通/截止。如稍后详细描述的，字线驱动电路4和逻辑电路5控制每个存储器单元中包括的多个单元晶体管的导通/截止，使得读取操作时导通的单元晶体管的数目小于编程操作时(写入操作时)导通的单元晶体管的数目。注意，在此实施例中，由于存取晶体管TRB中包括的单元晶体管Y的数目为2，因此仅在读取时导通的单元晶体管的数目在图4中最大为“2”。然而，该数目可以是“1”。写入测试方式下的切换信号WTESTO作为切换信号输入至NOR电路N0R2的两个输入之一。进一步，写入测试方式下的切换信号WTESTl作为切换信号输入至NOR电路NORl 的两个输入之一，而不是图1情况下的写入控制信号(WRITE)。注意，前述的两个切换信号 WTESTO和WTESTl可以是从器件的外部输入的信号，或者可以是基于外部输入信号而在器件的内部电路中生成的信号。第二实施例的其它配置与第一实施例的相同。注意，尽管未说明，然而在图4中， 如图1中那样，可以输入控制模式寄存器2的信号，并且进一步，可以根据需要在器件中提供字线驱动电路4。在图4的电路配置中，编程时存取晶体管的尺寸是四级可变的，并且编程条件的调节是可能的。进一步，在调节的编程条件下，关于读取时的电流路径，除了第一单元晶体管TRBl之外，另外导通的单元晶体管的数目也能够增大。然而，将在假设第一单元晶体管 TRBl的尺寸固定至读取时给出必要驱动能力的尺寸并且编程时的存取晶体管的尺寸(总栅宽)是四级可变的情况下给出下列描述。图6图示切换信号WTESTO和WTESTl的逻辑组合与第一 第三单元晶体管 TRBl TRB3的总栅宽(W长度)之间的关系。在此示例中，第一单元晶体管TRBl的W长度是5 [ μ m]，第二单元晶体管TRB2的W长度是20 [ μ m]，第三存取晶体管TRB3的W长度是 10[μ m]O如附图中所示，切换信号WTESTO和WTESTl的逻辑组合由外部测试器等控制。此时，确定存取晶体管的写入电流Iw的电流驱动能力的总W长度能够以5[μπι]、15[μπι]、 25[μπι]和35[μπι]这四个阶段受控。图7图示测试时的控制示例。这种控制的假定示例例如包括熔丝器件F的适当熔断电流(写入电流)根据产品完成性改变的情况下的优化、用于满足顾客熔断条件的W 长度的优化。下文通过以用以满足顾客熔断条件的W长度的优化作为示例来给出描述。在图7的步骤STl中，在产品估计(试生产等)或产品出货测试时，在具有测试位的用于测试的存储器单元阵列中，切换信号WTESTO和WTESTl的逻辑如图6中所示那样以不同方式改变。进一步，每当逻辑改变时，重复地熔断熔丝器件F。注意，用于测试的存储器单元阵列可以在之前形成在产品中，或者可以将从同一晶圆或晶圆批次(lot)任意取样的器件(芯片)用于测试。在步骤ST2中，对于具有在各种条件下熔断的熔丝器件F的器件，基于此时的写入电流和读取结果，获得对于顾客熔断条件优化的切换信号WTESTO和WTESTl的逻辑组合。在步骤ST3中，将获得的切换信号WTESTO和WTESTl的优化逻辑组合设置在半导体器件中的寄存器中(未在图4和图5中示出)。然后，在配备有前述设置的出货后的产品中，对于出货顾客(shipment customer)的顾客熔断条件优化下的熔丝编程是可能的。接下来，作为示例，针对图6中的切换信号WTESTO = 0和WTESTl = 1的组合的编程操作给出描述。注意，编程操作和读取操作的基本部分类似于第一实施例。即，对于控制写入位选择晶体管TRA和读取位选择晶体管TRC以用于偏置设定、驱动字线驱动信号WL[B] 和读取电路3的操作，其描述将在下文省略。在编程操作中，由于切换信号WTESTO为0，因此将图5的NOR电路NORl的输出 (即，第二存取线AL2)驱动在高电平。进一步，由于切换信号WTESTl为1，因此将图5的 NOR电路N0R2的输出(即，第三存取线AL3)保持在初始状态下的低电平。由此，第一单元晶体管TRBl和第二单元晶体管TRB2导通，并且第三单元晶体管TRB3截止。在图5中，实线和细间距点划线图示了写入电流Iw流经第一单元晶体管TRBl和第二单元晶体管TRB2 的两个路径而没有流经第三存取晶体管TRB3的路径的状态。同时，在读取时，在图5的逻辑组合中，通过如图5的粗间距点划线中所示那样将切换信号WTESTO和WTESTl两者均设为“ 1 ”，读取电流Ir仅流经第一单元晶体管TRBl。在第二实施例中，将存取晶体管TRB分割至第一单元晶体管TRB1、第二单元晶体管TRB2和第三单元晶体管TRB3。第一单元晶体管TRBl连接至第一存取线AL1，第二单元晶体管TRB2连接至第二存取线AL2，第三单元晶体管TRB3连接至第三存取线AL3。同时， 在比较示例中，存取晶体管TRB由具有大尺寸的单个存取晶体管构成，并且存取晶体管TRB 连接至单条字线。如上面那样，每个存储器单元配置彼此不同。然而，在第二实施例中，在编程操作时，第一存取线ALl、第二存取线AL2和第三存取线AL3都并发地受到驱动，仅第一存取线ALl和第二存取线AL2并发地受到驱动，或者仅第一存取线ALl和第三存取线AL3 并发地受到驱动。流经熔丝器件F的电流被分流至每一个均与受驱动的存取线连接的多个单元晶体管。由此，关于编程操作，在此实施例和比较示例之间没有很大的差异。同时，在读取操作中，在此实施例和比较示例中存在差异。在此实施例中，在读取时，仅第一存取线ALl受到驱动。结果，存取晶体管TRB的一部分(即，第一单元晶体管 TRB1)导通，作为存取晶体管TRB的剩余部分的第二和第三单元晶体管TRB2和TRB3截止。 由此，读取时的字线WL的电容(布线电容和负载电容的总电容)变为仅仅是第一存取线 ALl的电容。由此，能够将主要确定第一单元晶体管TRBl的栅负载的第一存取线ALl的电容设置得小于比较示例中的字线的电容。由此，在此情况下，读取时存取时间的高速和低功耗是可能的。进一步，由于每一条字线可连接的位数能够增大，因此能够获得大电容。进一步，在此实施例中，在编程时，能够改变用于编程的晶体管的尺寸。由此，能够调节编程时的电压、时间等。<3.其它修改〉前述第一实施例和前述第二实施例的存取晶体管的单元配置和控制方法广泛地适用，只要包括电阻值根据流动的电流可变的存储器件即可。例如，本发明可适用于电阻随机存取存储器件。本发明可适用于的电阻随机存取存储器件的示例包括使用了基于向/自绝缘膜的导电离子输入/输出和磁性膜的磁方向的导电性变化、晶体结构的位相变化等的存储器件。如根据第二实施例的图6中所例举的那样，W长度不限于“TRB1 TRB2 TRB3 =1:2: 4”，而是能够采用其它的比值组合。进一步，第一实施例中例举的W长度不限于 "TRB1 TRB2 = 1 3”，而是例如可以为 1 2，1 4,1 5 等。进一步，在编程时和读取时均导通的第一单元晶体管TRBl的W长度不一定小于其它单元晶体管的W长度。在存储器件是熔丝器件F的情况下，写入电流Iw应当显著地大于读取电流Ir。由此，在其电流差很大的情况下，第一单元晶体管TRBl的W长度期望地小于其它单元晶体管的W长度。然而，尤其是在前述的另一电阻随机存取存储器件中，例如，在其电流差相当小的情况下，第一单元晶体管TRBl的W长度能够等于或小于其它单元晶体管的W长度。在第一和第二实施例中，通过作为外部控制信号的写入控制信号(WRITE)或切换信号WTESTO和WTESTl以及内部的逻辑电路5 (和字线驱动电路4)来进行单元晶体管的切换。单元晶体管的切换可以仅通过外部的控制信号来进行。在此情况下，第一存取线ALl和第二存取线AL2(以及第三存取线AL3)的驱动信号的每一个均从外部输入作为控制信号。进一步，在第二实施例中的测试后优化了切换信号WTESTO和WTESTl之后，能够仅由内部电路将单元晶体管的切换控制为由内部寄存器保持。在此情况下，作为“内部电路”， 例举了包括逻辑电路5和寄存器(未图示)的配置。已经特别地参照本发明的实施例和变型描述了本发明。然而，本发明不限于前述实施例等，而是可以进行各种变型。例如，在第二实施例中，已经针对基于切换信号确定读取时和编程时是否使用 (导通或截止)的单元晶体管的数目为2的情况给出了描述。然而，其数目可以是三个或更多个。进一步，在前述实施例等中，已经针对读取时和编程时一直使用(导通)的单元晶体管的数目为1的情况给出了描述。然而，其数目可以是两个或更多个。
权利要求
1.一种半导体器件，包含存储器单元阵列，其中多个存储器单元至少布置成一行，其中存储器单元具有存储器件，其具有根据流动的电流而可变的电阻值，以及多个单元晶体管，其串联连接至存储器件，并且彼此并行地连接。
2.如权利要求1所述的半导体器件，包含多条存取线，其以每个存储器单元中的多个单元晶体管中的至少一个能够与其它单元晶体管独立地导通/截止的形式连接至每个单元晶体管的栅极。
3.如权利要求2所述的半导体器件，包含用于多个存储器单元布置成一行的情况下的每个存储器单元和用于多个存储器单元布置成多行X多列的情况下的每列，第一电流路径，相对大的第一电流通过该第一电流路径流向存储器件，以及第二电流路径，相对小的第二电流通过该第二电流路径流向存储器件，并且还包含控制电路，其控制每个存储器单元中包括的多个单元晶体管的导通/截止，使得在每个存储器单元中，第二电流流过第二电流路径时导通的单元晶体管的数目小于第一电流流过第一电流路径时导通的单元晶体管的数目。
4.如权利要求3所述的半导体器件，其中每个存储器单元包括一个第一单元晶体管和一个第二单元晶体管作为所述多个单元晶体管，在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况下导通第一单元晶体管，在使第二电流流向存储器件的情况下同样导通第一单元晶体管，并且在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况下导通第二单元晶体管，在使第二电流流向存储器件的情况下截止第二单元晶体管。
5.如权利要求4所述的半导体器件，其中，所述多条存取线包括一条第一存取线，其连接至一行中的每个存储器单元中包括的第一单元晶体管的栅极，以及一条第二存取线，其连接至一行中的每个存储器单元中包括的第二单元晶体管的栅极，并且其中控制电路通过将第一控制信号输入至第一存取线并且将由第一控制信号和第二控制信号生成的第三控制信号输入至第二存取线，控制第一单元晶体管和第二单元晶体管的导通/截止。
6.如权利要求3所述的半导体器件，其中每个存储器单元包括一个第一单元晶体管和多个第二单元晶体管作为所述多个单元晶体管，在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况下导通第一单元晶体管，在使第二电流流向存储器件的情况下同样导通第一单元晶体管，并且在每个存储器单元中，所述控制电路在使第一电流流向存储器件的情况下导通所有的第二单元晶体管，在使第二电流流向存储器件的情况下仅导通作为多个第二单元晶体管中的一部分的一个或多个单元晶体管。
7.如权利要求6所述的半导体器件，其中， 所述多条存取线包括一条第一存取线，其连接至一行中的每个存储器单元中包括的第一单元晶体管的栅极，以及多条第二存取线，其每一条均针对每个存储器单元逐一连接至一行中的每个存储器单元中包括的多个第二单元晶体管中每一个的栅极，并且其中控制电路通过将第一控制信号输入至第一存取线并且将由第一控制信号和第二控制信号生成的第三控制信号输入至多条第二存取线，控制第一单元晶体管和多个第二单元晶体管的导通/截止。
8.如权利要求2所述的半导体器件，其中存储器件是电阻值能够根据流动的电流不可逆地变化的电熔丝器件。
全文摘要
公开的是存取时间或功耗的降低与每条字线的存储位数的改善能够得到平衡的半导体器件。存储器单元阵列(1)具有存储器单元(MC)和多个单元晶体管(TRB1、TRB2)以至少一条线的宽度布置的配置，所述存储器单元(MC)包含电阻值根据流动的电流而变化的熔丝元件(F)，所述多个单元晶体管(TRB1、TRB2)并联连接至所述熔丝元件(F)。在该半导体器件中，多个单元晶体管(TRB1、TRB2)之中的要导通的单元晶体管的数目可以由要从外部输入的写入控制信号(WRITE)和内部的逻辑电路(5)(以及字线驱动器电路(4))控制。
文档编号G11C17/14GK102460586SQ20108002652
公开日2012年5月16日 申请日期2010年6月8日 优先权日2009年6月15日
发明者鸟毛裕二 申请人:索尼公司