专利名称：一种存储阵列单元信息读取方法及系统的制作方法
技术领域：
本发明涉及信息存储领域，特别是涉及一种存储阵列单元信息读取方法及系统。
背景技术：
整个存储器的核心是存储单元构成的阵列，阵列中存储单元信息的读取方法参见图1，存储单元以普通MOS管为例，每个存储单元(cell)有三个端口，其中一个是控制端口， 相当于普通MOS管的栅极，其余两个端口相当于普通MOS管的源极和漏极。存储单元的控制端口连接字线，并且阵列中同一行存储单元的控制端口连接同一字线WLl，字线电位高低实现对存储单元的开启和关断。存储阵列中同一行存储单元的源极和漏极顺次首尾相连， 相邻的两个存储单元的源极和漏极连接在一根位线上。当存储单元处于开启状态时，等效为一个电阻；当存储单元所存储的信息为“0”或为“1”时，其电阻值不同。因此，为了读取存储单元中存储的信息，需要在被读取存储单元的两端施加电位差，读取流过存储单元的电流就可以读取存储单元中的存储信息。读取存储单元中的信息时，低电平产生电路或电流读取电路与存储阵列的位线通过位线选通装置连接，位线选通装置相当于一个电学开关，由位线选通控制信号控制位线选通装置选通存储阵列中的位线，使选通的位线与低电平产生电路或电流读取电路连接。 以读取图1中存储单元cell2为例，字线WLl电平为高后存储单元cell2开启，常规的存储阵列信息读取方法为选通存储单元cell2源极和漏极相连接的两条位线BLa和BLa+Ι，使位线BLa和BLa+Ι分别连接低电平产生电路和电流读取电路，在位线BLa和BLa+Ι分别施加读取低电压和读取高电压，存储单元cell2两端的电势差导致流过存储单元的电流rtit， 流过存储单元cell2的电流值记为rtit。读取电流I由电流读取电路读出，读取电路读出的读取电流值记为I，当I = Ibit时，这个读出的电流值反映存储单元中存储的信息。但是，在读取存储单元cell2中的信息时，在位线BLa和BLa+Ι上分别施加读取低电压和读取高电压，在与位线BLa+Ι相邻的位线BLa+2，BLa+3等位线上没有施加电压， 在低电平产生电路和电流读取电路工作的瞬间，在存储单元cell3、cell4等的源极和漏极两端产生电势差，会在存储单元cell3、ce114等上产生泄露电流Ileak，该泄露电流值记为 Ileak0电流读取电路读取到的电流I的值为I = Ibit+Ileak，其中，只有rtit是存储单元cell2中存储信息的反映，所以泄漏电流使得读取电流I不能精确反映出cell2的存储信息情况，这有可能导致信息读取错误，使存储器的读取精度不高。
发明内容
本发明解决是现有存储阵列单元信息读取方法精度不高的问题。为解决上述问题，本发明提供了一种存储阵列单元信息读取方法，包括，选通被读取存储单元的字线；选通存储阵列的多根连续位线，其中在所述被读取存储单元的两根位线分别施加第一读取电压和第二读取电压，所述第二读取电压高于第一读取电压；与施加所述第二读取电压的位线相邻的连续多根位线同时施加与所述第二读取电压相等的电压；比较被读取存储单元上产生的电流与预设电流值确定所述被读取存储单元的存储{曰息ο相应地，本发明还提供一种存储阵列单元信息读取系统，包括存储单元阵列、低电平产生电路、电流读取电路、位线选通装置和字线选通装置，还包括多个电压跟随电路，
所述电压跟随电路与所述电流读取电路提供相同的电压，高于所述低电平产生电路产生的电压；所述低电平产生电路、电流读取电路与电压跟随电路同步工作；所述字线选通装置选通被读取存储单元的字线；所述位线选通装置根据位线选通控制信号同时选通所述存储阵列的多根连续位线；所述低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接； 所述电流读取电路通过位线选通装置与被读取存储阵列单元的另一根位线连接；多个电压跟随电路的输入端接电流读取电路的电压输出端，每个电压跟随电路的输出端通过位线选通装置分别与被读取存储单元的连接电流读取电路的位线相邻的连续多根位线连接。与现有技术相比，本发明具有下列优点本发明提供了一种存储阵列单元信息读取方法，采用的技术方案是同时选通包括被读取单元的位线在内的多根连续位线，其中，在所述被读取存储单元的一根位线施加第一读取电压，另一根位线施加高于第一读取电压的第二读取电压；与所述被读取存储单元施加第二读取电压的位线相邻的连续多根位线施加与所述第二读取电压相等的电压；比较被读取存储单元上产生的读取电流与预设电流值，确定所述被读取存储单元的存储信息。 与常规的读取方案相比，在被读取存储单元施加较第二读取电压的位线相邻的多根连续位线施加相等的第二读取电压，在与被读取存储单元相邻的多个存储单元两端不存在电位差，避免了相邻存储单元产生泄漏电流的问题，提高了存储单元的存储信息读取精度。
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。图1为现有存储阵列单元信息读取方法读取一个存储单元的示意图；图2为本发明的存储阵列单元信息读取方法读取一个存储单元的示意图；图3为本发明存储阵列单元信息读取方法的低电平产生电路示意图；图4为本发明存储阵列单元信息读取方法的电流读取电路示意图；图5为本发明存储阵列单元信息读取方法的电流读取电路的电压钳位单元示意图；图6为本发明存储阵列单元信息读取方法的电压跟随电路示意图；图7为本发明存储阵列单元信息读取方法的位线选通装置连接示意图；图8为本发明存储阵列单元信息读取方法应用在整个存储阵列的示意图；图9为本发明存储阵列单元信息读取系统示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式
做详细的说明。在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。其次，本发明结合示意图进行详细描述，在详述本发明实施例时，为便于说明，所述示意图只是示例，其在此不应限制本发明保护的范围。正如背景技术所述，常规的存储阵列信息读取方法是在被读取存储单元的一根位线上施加读取低电压，另一根位线上施加读取高电压，与施加高电压的位线相邻的其他位线上不施加任何信号，在给被读取存储单元的位线施加高电压的瞬间，与连接高电压信号的位线相邻的不施加任何信号的多根位线连接的存储单元的两端存在电势差，与被读取单元同一行的存储单元的字线被选通，这些字线被选通的存储单元相当于一个电阻，会在这些存储单元上产生泄漏电流，这样在电流读取电路所读取到的电流是流过被读取存储单元的电流与相邻的其他存储单元的泄露电流的和。但是，只有流过被读取存储单元的电流才是该被读取存储单元中存储信息的反映，与被读取存储单元相邻的其他存储单元上产生的泄露电流有可能导致被读取存储单元的存储信息读取错误。因此现有存储阵列信息读取方法使存储阵列单元的读取精度不高。为了提高存储阵列单元信息读取方法的读取精度，本发明提出一种新的存储阵列单元信息读取的方法，技术方案是在读取存储单元信息时，同时选通存储阵列的多根连续位线，在与被读取存储单元施加较高电压的位线相邻的连续多根位线施加相等的电压，消除与被读取存储单元相邻的存储单元上泄露电流的产生，提高了存储阵列单元信息读取方法的读取精度。下面通过具体的实施例来详细描述本发明的读取过程。参见图2，本实施例提出了一种存储阵列单元信息读取方法，采用两个电压跟随电路提供与被读取存储单元施加较高电压的位线相等的电压，本实施例中字线选通控制信号通过字线选通装置选通被读取存储单元Celln+Ι的字线WL，位线选通控制信号通过位线选通装置同时选通存储阵列的四根连续位线BLn、BLn+U BLn+2和BLn+3，使位线BLn施加低第一读取电压，该第一读取电压由低电平产生电路产生，位线BLn+Ι施加第二读取电压，第二读取电压高于第一读取电压该，由电流读取电路产生，位线BLn+2和BLn+3施加电压跟随电路产生的电压。读取存储单元Celln+Ι上的电流，并与预设的参考电流值比较，可以得出存储单元Celln+Ι中存储的信息。电压跟随电路的作用是跟随被读取的存储单元施加第二读取电压一端的电压，并使与之相连的位线电压到达与第二读取电压相同的电压值。对存储单元Celln+Ι进行读取时，存储单元Celln+2和Celln+3的两端电压相等，所以不会产生泄露电流，不会对存储单元Celln+Ι上产生的读取电流造成影响。因此本实施例的存储阵列单元信息读取方法能够保证存储单元Celln+Ι上的读取精度。本实施例的方法只选通了存储阵列的4根连续位线，可以选通更多根连续位线， 其中，在被读取存储单元的一根位线施加低电平产生电路产生的第一读取电压，另一根位线施加电流读取电路产生的第二读取电压；与被读取存储单元施加第二读取电压的位线相邻的连续多根位线同时施加电压跟随电路提供的与第二读取电压相等的电压。本实施例的第一读取电压由低电平产生电路产生，低电平产生电路的基本结构可以是一个MOS晶体管，电路连接方式参见图3，M0S晶体管源级1接地，漏极2通过位线选通装置连接位线，栅极3接控制端。当控制端开启时，MOS晶体管导通，漏极2通过位线选通装置连接的位线被置为低电平；当控制端关闭时，MOS晶体管截止，漏极2通过位线选通装置连接的位线浮空。本实施例的第二读取电压由电流读取电路产生，电流读取电路可以为一个灵敏放大器或伪灵敏放大器，参见图4，其基本结构包括与模拟电源VDDA连接的两个PMOS电流镜 4、电流判决单元和电压钳位单元，其中由PMOS晶体管组成的电流镜4的一个镜像支路连接电压钳位单元后通过位线选通装置为被读取存储单元5的一根位线施加高电压，同时被读取存储单元5的位线电位被电压钳位单元固定在设定电压值Vdp，被读取存储单元5的另一根位线通过位线选通装置施加电平产生电路(在图中没有示出)产生的低电压，电流镜 4的另一个镜像支路通过感测点C与电流源A —端连接，电流源的另一端接地，所述判决单元连接在感测点C上。本实施例的电流读取电路的判决单元可以采用反相器，所述反相器的输入端连接在电流读取电路的感测点C，所述反相器的输出端输出读取电流I的镜像读取电流Lii与电流源A提供的预设参考电流值的比较结果，该比较结果反映存储单元Celln+Ι中存储的信肩、ο本实施例的电流读取电路的电压钳位单元可以包括反相器和NMOS晶体管，参见图5，其中，NMOS晶体管的源极12为电压钳位单元的输入端，漏极13为所述电压钳位单元的输出端，也是电流读取电路的电压输出端，漏极13与反相器10的输入端连接，反相器10 的输出端与NMOS晶体管的栅极11连接。电压跟随电路的基本结构可以包括一个运算放大器，如图6所示，运算放大器的输出端22与反相输入端21连接，使放大器的输出端22的电压就和同相输入端20的电压保持一致。运算放大器的输入端20为电压跟随电路的输入端，连接在电流读取电路的电压输出端，运算放大器的输出端22输出的电压通过位线选通装置施加在位线上。如图2所示， 在读取操作时，电压跟随电路可以为与其连接的位线BLn+2和BLn+3跟随位线BLn+Ι进行同步充电，使位线BLn+2和BLn+3的电压与位线BLn+Ι相等。另外，本实施例中的电压跟随电路还可以包括控制端，参见图6，控制端23为高电平时电压跟随电路工作，输出端22输出与同相输入端20相等的电压；控制端23为低电平时，电压跟随电路关闭不工作，输出端22输出电压为零。本实施例的存储阵列单元信息读取方法中，选通存储阵列的多根连续位线由位线选通装置根据选通控制信号实现，位线选通装置是本实施例的存储阵列单元信息读取方法实现的一个重要部分，位线选通装置是控制位线与其他读出电路(如电流读取电路)连接关系的电路装置，通过位线选通装置预译码电路产生的选通控制信号进行控制，相当于一个电学开关。位线选通装置的最基本单元是MOS晶体管，MOS晶体管的源极和漏极分别连接位线和读出电路，栅极连接位线选通控制信号。在实际存储阵列单元信息读取系统中，位线选通装置有多种结构，本实施例的位线选通装置可以采用一个选通控制信号选通一根位线的选通结构。参见图7中存储阵列单元信息读取时选通装置连接示意图，位线选通装置包括多个MOS晶体管M1、M2、M3...，位线选通控制信号Sl选通MOS晶体管Ml，存储阵列的位线BLn通过MOS晶体管Ml与低电平产生电路连接；位线选通控制信号S2选通MOS晶体管M2，存储阵列的位线BLn+Ι通过MOS晶体管M2与电流读取电路连接；位线选通控制信号S3选通MOS晶体管M3，存储阵列的位线 BLn+2通过MOS晶体管M3与电压跟随电路连接；位线选通控制信号S4选通MOS晶体管M4， 存储阵列的位线BLn+3通过MOS晶体管M4与电压跟随电路连接。本实施例的方法应用于整个存储阵列如图8所示，多个存储单元组成的存储阵列，字线WLn控制第η行存储单元的开启与关断，字线WLm控制第m行存储单元的开启与关断，预译码电路产生的选通控制信号选通位线选通制作的连续的四个MOS晶体管，使存储阵列中四根连续位线与选通装置的另外一端导通，这四根连续位线可以位于存储阵列中的任何位置,如位线BLn、BLn+1、BLn+2和BLn+3被选通，或者位线BLm、BLm+l、BLm+2和BLm+3 被选通，选通装置使四根连续位线分别施加低电平产生电路、电流读取电路和两个电压跟随电路产生的电压。本发明还提供了一种存储阵列信息读取系统，参见图9，包括存储单元阵列、低电平产生电路、电流读取电路、位线选通装置、字线选通装置和多个电压跟随电路，其中，低电平产生电路、电流读取电路和多个伪电压提供电路通过位线选通装置与存储阵列的连续多根位线连接；位线选通装置与存储阵列的位线连接；字线选通装置与存储阵列的字线连接；电压跟随电路与电流读取电路提供的电压相同，高于低电平产生电路提供的电压；低电平产生电路、电流读取电路与电压跟随电路同步工作；低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；电流读取电路通过位线选通装置与被读取存储阵列单元的另一根位线连接；多个电压跟随电路的输入端接电流读取电路的电压输出端，每个电压跟随电路的输出端通过位线选通装置分别与被读取存储单元的连接电流读取电路的位线相邻的连续多根位线连接。位线选通装置的结构可以包括多个MOS晶体管，一个MOS晶体管的栅极仅连接一个所述位线选通控制信号，源极仅连接一根位线，漏极连接低电平产生电路、电压跟随电路或电流读取电路。电流读取电路可以为一个灵敏放大器或伪灵敏放大器，其基本结构包括与模拟电源VDDA连接的PMOS电流镜、电流判决单元和电压钳位单元，其中由PMOS晶体管组成的电流镜的一个镜像支路连接电压钳位单元后通过位线选通装置连接被读取存储单元的位线， 同时被读取存储单元的一根位线电位被电压钳位单元固定在设定电压值Vdp;电流镜的另一个镜像支路通过感测点与电流源的一端连接，电流源的另一端接地，所述判决单元连接在感测点上。其中，判决单元可以采用反相器，所述反相器的输入端连接在电流读取电路的感测点，所述反相器的输出端输出镜像读取电流与电流源A提供的预设参考电流值的对比结果；电压钳位单元可以包括反相器和NMOS晶体管，NMOS晶体管的源极为电压钳位单元的输入端，漏极为所述电压钳位单元的输出端，漏端与反相器的输入端连接，反相器的输出端与NMOS晶体管的栅极连接。电压跟随电路的基本结构可以包括一个运算放大器，运算放大器的输出端与反相输入端连接，运算放大器的输入端连接在电流读取电路的电压输出端，运算放大器的输出端通过位线选通装置连接在位线上。电压跟随电路还可以包括一个控制端，控制端为高电平时电压跟随电路工作，控制端为低电平时电压跟随电路关闭不工作。
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进行存储阵列单元信息读取操作时，字线选通控制信号通过字线选通装置选通被读取存储单元的字线，位线选通控制信号通过位线选通装置选通被读取存储单元的连续多根位线，其中，低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接； 电流读取电路通过位线选通装置与被读取存储阵列单元的另一根位线连接；多个电压跟随电路通过位线选通装置分别与被读取存储单元的连接电流读取电路的位线相邻的连续多根位线连接。低电平产生电路、电流读取电路与电压跟随电路同步对各自连接的位线进行充电，电流读取电路读取被读取存储单元的电流，确定该被读取存储单元中存储的信息。以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此， 凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
权利要求
1.一种存储阵列单元信息读取方法，其特征在于，包括选通被读取存储单元的字线；选通存储阵列的多根连续位线，其中在所述被读取存储单元的两根位线分别施加第一读取电压和第二读取电压，所述第二读取电压高于第一读取电压；与施加所述第二读取电压的位线相邻的连续多根位线同时施加与所述第二读取电压相等的电压；比较被读取存储单元上产生的电流与预设电流值确定所述被读取存储单元的存储信肩、ο
2.根据权利要求1所述的存储阵列单元信息读取方法，其特征在于，所述与施加所述第二读取电压的位线相邻的连续多根位线同时施加与所述第二读取电压相等的电压为运算放大器的同相输入端输入所述第二读取电压，经过运算放大器运算后为连接在运算放大器的输出端的位线施加与所述第二读取电压相等的电压，所述运算放大器的反相输入端连接在输出端。
3.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述选通存储阵列的多根连续位线为多个选通控制信号控制多个MOS晶体管导通，其中，一个选通控制信号控制一个MOS晶体管的源极和漏极导通，使连接在一个MOS晶体管的源极的位线施加连接在漏极的所述低电压、高电压或伪电压。
4.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述在所述被读取存储单元的一根位线施加第一读取电压为控制源极接地的MOS晶体管的源极和漏极导通为所述位线施加第一读取电压。
5.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，所述在所述被读取存储单元的一根位线施加第二读取电压为电源电压经过包括2个PMOS晶体管的电流镜的一支后被电压钳位电路钳位为所述第二读取电压，并将所述第二读取电压施加在所述被读取存储单元的一根位线。
6.根据权利要求5所述的存储阵列单元信息读取方法，其特征在于，所述比较被读取存储单元上产生的电流与预设电流值确定所述被读取存储单元的存储信息为读取在被读取存储单元施加第二读取电压的位线的读取电流，包括被读取存储单元上产生的电流在所述电流镜的另一支产生镜像电流；所述镜像电流与所述预设电流值进行比较，经过包含反相器的判决电路判决得到所述被读取存储单元的存储信息。
7.根据权利要求1或2所述的存储阵列单元信息读取方法，其特征在于，与所述被读取存储单元施加第二读取电压的位线相邻的连续两根位线施加与所述第二读取电压相等的电压。
8.一种存储阵列单元信息读取系统，包括存储单元阵列、低电平产生电路、电流读取电路、位线选通装置和字线选通装置，其特征在于，还包括多个电压跟随电路，所述电压跟随电路与所述电流读取电路提供相同的电压，高于所述低电平产生电路产生的电压；所述低电平产生电路、电流读取电路与电压跟随电路同步工作；所述字线选通装置选通被读取存储单元的字线；所述位线选通装置根据位线选通控制信号同时选通所述存储阵列的多根连续位线；所述低电平产生电路通过位线选通装置与被读取存储阵列单元的一根位线连接；所述电流读取电路通过位线选通装置与被读取存储阵列单元的另一根位线连接；多个电压跟随电路的输入端接电流读取电路的电压输出端，每个电压跟随电路的输出端通过位线选通装置分别与被读取存储单元的连接电流读取电路的位线相邻的连续多根位线连接。
9.根据权利要求8所述的存储阵列单元信息读取系统，其特征在于，所述电压跟随电路包括一个运算放大器，所述运算放大器的同相输入端连接电流读取电路的电压输出端，运算放大器的输出端通过位线选通装置连接在位线上；所述运算放大器的输出端与反相输入端连接。
10.根据权利要求9所述的存储阵列单元信息读取系统，其特征在于，所述运算放大器包括控制端，所述控制端为高电平时，所述运算放大器的输出端电压与同相输入端电压相等；控制端为低电平时，所述运算放大器的输出端浮空。
11.根据权利要求8-10所述的存储阵列单元信息读取系统，其特征在于，所述位线选通装置包括多个MOS晶体管，一个所述位线选通控制信号连接一个所述MOS晶体管的栅极， 一根所述位线连接一个所述MOS晶体管的源极，低电平产生电路、电压跟随电路或电流读取电路连接所述MOS晶体管的漏极。
全文摘要
本发明提供了一种存储阵列单元信息读取方法及系统，同时选通包括被读取单元的位线在内的多根连续位线，在被读取存储单元的一根位线施加第一读取电压，另一根位线施加高于所述第一读取电压的第二读取电压，与被读取存储单元施加第二读取电压的位线相邻的连续多根位线施加与所述第二读取电压相等的电压，在与被读取存储单元较高电压的位线相邻的多个存储单元两端不存在电位差，避免了相邻存储单元带来的电流泄漏问题，提高了存储单元的存储信息读取精度。
文档编号G11C7/22GK102426852SQ20111039181
公开日2012年4月25日 申请日期2011年11月30日 优先权日2011年11月30日
发明者崔雅洁, 杨诗洋, 陈岚, 陈巍巍, 龙爽 申请人:中国科学院微电子研究所