专利名称：存储器及其字线电压产生电路的制作方法
技术领域：
本发明涉及一种存储器及其字线电压产生电路，特别是涉及一种可加快读写操作字线电压建立时间的存储器及其字线电压产生电路。
背景技术：
对存储单元进行快速读写，一直是高速存储器芯片(如flash等)的追求目标。存储单元的字线上的读写操作字线电压建立时间是制约读写速度的重要因素，因此，对于存 储器来说，字线电压产生电路尤为重要。图I为现有技术中一种具有字线电压产生器的存储器的结构示意图。如图I所示，该存储器包括字线电压产生电路10、存储阵列11以及字线，其中字线与存储阵列11相连，用于在字线电压产生电路10产生的读写操作字线电压的支持下读出存储阵列11中的数据或向存储阵列11写入数据，现有技术中，字线电压产生电路10包括字线电源电压产生电路101、读写控制切换单元102、预译码器103以及行译码单元104，字线电源电压产生电路101用于产生总的字线电源电压，其包括电荷泵I、漏电检测装置、电荷泵2、稳压器以及开关NMOS管NI，电荷泵I产生电压Vpwl接于开关NMOS管NI漏极，电荷泵2与一参考电压Vref接于稳压器的两输入端，输出基准电压Vclamp至开关NMOS管基极，通过开关NMOS管NI的源极输出总的字线电源电压ZVDD_P至读写控制切换单元102，电荷泵I的两端接漏电检测装置；读写控制切换单元102在读写控制信号的控制下输出读写控制电压ZVDD至预译码器103 ;预译码器103在读写控制电压ZVDD作用下接地址信号A〈X:0>，产生地址驱动信号XPZ〈m:0>至行译码单元104 ;行译码单元104在读写控制电压ZVDD及地址驱动信号XPZ〈m:0>产生读写操作字线电压WL〈m:0>。图2为现有技术中行译码单元的具体电路示意图。如图2所示，块选择电路的输入端接读写控制电压ZVDD及地址XPA〈m:0>，输出选择信号SEL及反相选择信号SELb，PM0S管Pl及NMOS管N2并联再接NMOS管N3，其中反相选择信号SELb接PMOS管Pl及NMOS管N 3的栅极，选择信号SEL接NMOS管N2的栅极，SEL为高时，N2、Pl都导通，此时SELb为低，N3管不通，这样，XPZ(m:O)被送到WL(m:O);否则N3管导通，N2、P1不通，XPZ (m: O)不能达到WL (m: O)，WL (m: O)被接地，在此需说明的是，行译码单元其实是有很多个支路的，也就是有很多三个管子(P1/N2/N3)接在一起的样子，总线形势共m+1个NP管并联再接N管，在此不予赘述。图3为现有技术中各信号的时序图。可见由于预译码器推动不足，地址驱动信号XPZ (m: O)的上升沿上升非常缓慢，从而导致读写操作字线电压WL (m: O)上升缓慢，影响存储单元的读写速度。
发明内容
为克服上述现有技术存在的不足，本发明之目的在于提供一种存储器及其字线电压产生电路，其可以快速建立字线电压，避免增加推动电路尺寸又解决因推动不足造成字线电压上升缓慢而影响存储单元读写速度的问题。
为达上述及其它目的，本发明提供一种字线电压产生电路，以产生存储单元字线上的读写操作字线电压，包括字线电源电压产生电路、读写控制切换单元、预译码器及行译码器，另外，该字线电压产生电路还包括高电压产生模块，连接于一控制脉冲及高电压，并接至该预译码器的输入端，以于该控制脉冲为高时将该高电压作为该高电压产生模块的输出电压提供给该预译码器，以减少该预译码器输出的地址驱动信号的上升沿；以及正常电压产生模块，连接于该控制脉冲及该读写控制切换单元，并接至该预译码器的输入端，以于该控制脉冲为低时将该读写控制切换单元输出的读写控制电压作为该正常电压产生模块的输出电压提供给该预译码器。进一步地，该高电压产生模块包括第一电平移位器、第二电平移位器、第一 PMOS管及第二 PMOS管,其中该第一电平移位器一输入端接该控制脉冲，另一输入端接该高电压，该第二电平移位器的输入端接该控制脉冲及该高电压产生模块输出的电压，该第一PMOS管源极接该高电压，栅极接该第一电平移位器，漏极与该第二 PMOS管源极互连，该第 二 PMOS管栅极接该第二电平移位器，漏极与该预译码器相连。进一步地，该控制脉冲经该第一电平移位器进行电平移位并反相得到第一选通信号，并输出至该第一 PMOS管栅极。进一步地，该控制脉冲经该第二电平移位器进行电平移位得到第二选通信号，并输出至该第二 PMOS管栅极。进一步地，该正常电压产生模块包括第三电平移位器、第四电平移位器、第三PMOS管及第四PMOS管，其中该第三电平移位器输入端接该读写控制单元输出的读写控制电压及一反相控制脉冲，该第四电平移位器的输入端接该反相控制脉冲及该正常电压产生模块输出的电压，该第三PMOS管源极接该读写控制电压，栅极接该第三电平移位器，漏极与该第四PMOS管互连，第四PMOS管栅极接该第四电平移位器，漏极与该预译码器相连。进一步地，该反相控制脉冲由该控制脉冲反相后获得。进一步地，该高电压为该字线电源电压产生电路中经电荷泵产生的电压。进一步地，该高电压为3. 5V 5. 5V。为达到上述及其他目的，本发明还提供一种存储器，包括字线电压产生电路、存储阵列及字线，该字线与该存储阵列相连，用于在该字线电压产生电路产生的读写操作字线电压的支持下读出该存储阵列中的数据或向该存储阵列写入数据，该字线电压产生电路还包括字线电源电压产生电路、读写控制切换单元、预译码器、行译码器、高电压产生模块及正常电压产生模块，其中高电压产生模块连接于一控制脉冲及高电压，并接至该预译码器的输入端，以于该控制脉冲为高时将该高电压作为该高电压产生模块的输出电压提供给该预译码器，以减少该预译码器输出的地址驱动信号的上升沿；正常电压产生模块，连接于该控制脉冲及该读写控制切换单元，并接至该预译码器的输入端，以于该控制脉冲为低时将该读写控制切换单元输出的读写控制电压作为该正常电压产生模块的输出电压提供给该预译码器。与现有技术相比，本发明通过增加控制脉冲P_boost在建立字线电压初期引入高电压Vpwl进行预译码快速建立XPZ (m: O)，经过行译码快速建立字线电压WL (m: O)，避免了增加推动电路尺寸而又解决了推动不足造成字线电压上升慢影响存储阵列操作的问题。。
图I为现有技术中一种具有字线电压产生器的存储器的结构示意图；图2为现有技术中行译码单元的具体电路示意图；图3为现有技术中各信号的时序图；
图4为本发明一种具字线电压产生电路的存储器之具体实施例的电路结构示意图；图5为本发明之较佳实施例中各信号的时序图。
具体实施例方式以下通过特定的具体实例并结合
本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。图4为本发明一种具字线电压产生电路的存储器之具体实施例的电路结构示意图。如图4所示，本发明一种具字线电压产生电路的存储器，包括字线电压产生电路40、存储阵列41以及字线WL〈m:0>，其中字线WL〈m:0>与存储阵列41相连，用于在字线电压产生电路10产生的读写操作字线电压的支持下读出存储阵列41中的数据或向存储阵列41写入数据，于本发明中，字线电压产生电路40又包括字线电源电压产生电路401、读写控制切换单元402、高电压产生模块403、正常电压产生模块404、预译码器405以及行译码器406，其中字线电源电压产生电路401、读写控制切换单元402、预译码器405及行译码器406的结构与作用与现有技术相同，在此不予赘述，下面将主要介绍高电压产生模块403以及正常电压产生模块404。高电压产生模块403连接于一控制脉冲P_boost及高电压Vpwl，并接至预译码器405的输入端，以于控制脉冲P_boost为高时将高电压Vpwl作为高电压产生模块403的输出电压ZVpz提供给预译码器405以使预译码器405的上升时间减短，推动速度加快，从而减少预译码器405输出的地址驱动信号XPZ〈m: 0>的上升沿；正常电压产生模块404连接于控制脉冲P_boost及读写控制切换单元，并接至预译码器405的输入端，以于控制脉冲P_boost为低时将读写控制切换单元402输出的读写控制电压ZVDD作为正常电压产生模块403的输出电压ZVpz提供给预译码器405。具体地，高电压产生模块403包括第一电平移位器407、第二电平移位器408、第一PMOS管Pl及第二 PMOS管P2，其中第一电平移位器407 —输入端接控制脉冲P_boost，另一输入端接高电压Vpwl，在此需说明的是，在本发明较佳实施例中，高电压Vpwl为字线电源电压产生电路401中经电荷泵I产生的电压，控制脉冲P_boost经供电电压为Vpwl的第一电平移位器407进行电平移位并反相得到第一选通信号PselO，第二电平移位器408的输入端接控制脉冲P_boost及高电压产生模块403输出的电压ZVpz，控制脉冲P_boost经供电电压为ZVpz的第二电平位移器408进行电平移位得到第二选通信号Psel I，第一 PMOS管Pl源极接高电压Vpwl，栅极接第一选通信号PselO，漏极与第二 PMOS管P2源极互连，第二 PMOS管P2栅极接第二选通信号Psel I，漏极输出电压ZVpz至预译码器405。
正常电压产生模块404包括第三电平移位器409、第四电平移位器410、第三PMOS管P3及第四PMOS管P4，第三电平移位器409输入端接读写控制单元402输出的读写控制电压ZVDD及反相控制脉冲P_boostb,即控制脉冲P_boost的反信号，反相控制脉冲P_boostb经供电电压为ZVDD的第三电平位移器409进行电平移位得到第三选通信号Psel2，第四电平移位器410的输入端接反相控制脉冲P_boostb及高电压产生模块403 (或正常电压产生模块404)输出的电压ZVpz，反相控制脉冲P_boostb经供电电压为ZVpz的第四电平位移器410进行电平移位得到第四选通信号Psel3，第三PMOS管P3源极接读写控制电压ZVDD，栅极接第三选通信号Psel2，漏极与第四PMOS管P4互连，第四PMOS管P4栅极接第四选通信号Psel3，漏极输出电压ZVpz至预译码器405。图5为本发明之较佳实施例中各信号的时序图。以下将配合图5进一步说明本发明。控制脉冲P_boost经过电源电压为Vpwl的第一电平位移器进行电平位移后得到 第一选通信号PselO对Pl管通断进行有效控制,控制脉冲P_boost经过电源电压为ZVpz的第二电平位移器进行电平位移后得到第二选通信号Psell对P2管通断进行有效控制；反相控制脉冲P_boostb是控制脉冲P_boost反相后得到，反相控制脉冲P_boostb经过电源电压为Vpwl的第三电平位移器进行电平位移后得到第三选通信号Psel2对P3管通断进行有效控制，反相控制脉冲P_boostb经过电源电压为ZVpz的第四电平位移器进行电平位移后得到第四选通信号Psel3对P4管通断进行有效控制。各电平位移器起着防止电源电压不同影响各管通断的作用。经电平位移器位移后选通信号PselO、Psell和控制脉冲P_boost反相，而选通信号Psel2、Psel3和控制脉冲P_boost同相，初始时Vclamp为低，总电源电压ZVDD_P、读写控制电压ZVDD均为低，从而ZVpz及地址驱动信号XPZ(m:O)为低，读写控制字线电压WL(m:0)亦为低；控制脉冲P_boost在2乂00_ 稳定后开始为高，此时第一选通信号PselO为低，PMOS管Pl导通，高电压Vpwl被传送至Pl的漏极、P2源极，此时ZVpz尚未建立，电压为0，第二选通信号Psell为低，从而PMOS管P2导通，Vpwl经P1、P2被送至P2漏极形成ZVpz，该电压开始上升，调整第二电平位移器408的输出使第二选通信号Psell输出低电平，则即使ZVpz升高至稳定值，P2仍然保持导通，并动态维持ZVpz稳定在低于Vpwl约O. 3-0. 7V (视电路需要，本发明较佳实施例取中值O. 5V)，同时第三选通信号Psel2、第四选通信号Psel3为高，PMOS管P3、P4截止，ZVDD不能通过P3被送至P2漏极影响ZVpz。在控制脉冲P_boost变低后，此时第一选通信号PselO为高，PMOS管Pl截止，第二选通信号Psell亦为高，PMOS管P2截止，高电压Vpwl不能通过Pl被送至P2漏极影响ZVpz ；同时第三选通信号Psel2变低，PMOS管P3导通，读写控制电压ZVDD被传送至P3的漏极、P4源极，因此时第四选通信号Psel3亦为低，PMOS管P4导通，此时ZVpz较高，则ZVpz通过后续电路和P4、P3放电并最终稳定在ZVDD。综上所述，可见，本发明通过增加控制脉冲P_boost在建立字线电压初期引入高电压Vpwl进行预译码快速建立XPZ (m: O)，经过行译码快速建立字线电压WL (m: O)，避免了增加推动电路尺寸而又解决了推动不足造成字线电压上升慢影响存储阵列操作的问题。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要 求书所列。
权利要求
1.一种字线电压产生电路，以产生存储单元字线上的读写操作字线电压，包括字线电源电压产生电路、读写控制切换单元、预译码器及行译码器，其特征在干，该字线电压产生电路还包括 高电压产生模块，连接于ー控制脉冲及高电压，并接至该预译码器的输入端，以于该控制脉冲为高时将该高电压作为该高电压产生模块的输出电压提供给该预译码器，以减少该预译码器输出的地址驱动信号的上升沿；以及 正常电压产生模块，连接于该控制脉冲及该读写控制切换单元，并接至该预译码器的输入端，以于该控制脉冲为低时将该读写控制切換单元输出的读写控制电压作为该正常电压产生模块的输出电压提供给该预译码器。
2.如权利要求I所述的字线电压产生电路，其特征在于该高电压产生模块包括第一电平移位器、第二电平移位器、第一 PMOS管及第ニ PMOS管，其中该第一电平移位器ー输入端接该控制脉冲，另ー输入端接该高电压，该第二电平移位器的输入端接该控制脉冲及该高电压产生模块输出的电压，该第一 PMOS管源极接该高电压，栅极接该第一电平移位器，漏极与该第二 PMOS管源极互连，该第二 PMOS管栅极接该第二电平移位器，漏极与该预译码器相连。
3.如权利要求2所述的字线电压产生电路，其特征在于该控制脉冲经该第一电平移位器进行电平移位并反相得到第一选通信号，并输出至该第一 PMOS管栅极。
4.如权利要求3所述的字线电压产生电路，其特征在于该控制脉冲经该第二电平移位器进行电平移位并反相得到第二选通信号，并输出至该第二 PMOS管栅极。
5.如权利要求2所述的字线电压产生电路，其特征在于该正常电压产生模块包括第三电平移位器、第四电平移位器、第三PMOS管及第四PMOS管，其中该第三电平移位器输入端接该读写控制单元输出的读写控制电压及一反相控制脉冲，该第四电平移位器的输入端接该反相控制脉冲及该正常电压产生模块输出的电压，该第三PMOS管源极接该读写控制电压，栅极接该第三电平移位器，漏极与该第四PMOS管互连，第四PMOS管栅极接该第四电平移位器，漏极与该预译码器相连。
6.如权利要求5所述的字线电压产生电路，其特征在于该反相控制脉冲由该控制脉冲反相后获得。
7.如权利要求I所述的字线电压产生电路，其特征在于该高电压为该字线电源电压产生电路中经电荷泵产生的电压。
8.如权利要求I所述的字线电压产生电路，其特征在于该高电压为3.5V 5. 5V。
9.一种存储器，包括字线电压产生电路、存储阵列及字线，该字线与该存储阵列相连，用于在该字线电压产生电路产生的读写操作字线电压的支持下读出该存储阵列中的数据或向该存储阵列写入数据，其特征在于该字线电压产生电路还包括字线电源电压产生电路、读写控制切换单元、预译码器、行译码器、高电压产生模块及正常电压产生模块，其中高电压产生模块连接于ー控制脉冲及高电压，并接至该预译码器的输入端，以于该控制脉冲为高时将该高电压作为该高电压产生模块的输出电压提供给该预译码器，以减少该预译码器输出的地址驱动信号的上升沿；正常电压产生模块，连接于该控制脉冲及该读写控制切换单元，并接至该预译码器的输入端，以于该控制脉冲为低时将该读写控制切換单元输出的读写控制电压作为该正常电压产生模块的输出电压提供给该预译码器。
全文摘要
本发明公开一种存储器及其字线电压产生电路，该电路还包括字线电源电压产生电路、读写控制切换单元、预译码器、行译码器、高电压产生模块及正常电压产生模块，其中高电压产生模块连接于一控制脉冲及高电压，并接至预译码器的输入端，以于控制脉冲为高时将高电压作为高电压产生模块的输出电压提供给预译码器，以减少预译码器输出的地址驱动信号的上升沿；正常电压产生模块，连接于控制脉冲及读写控制切换单元，并接至预译码器的输入端，以于控制脉冲为低时将读写控制电压作为正常电压产生模块的输出电压提供给预译码器，本发明可解决因预译码器推动不足造成字线电压上升缓慢而影响存储单元读写速度的问题。
文档编号G11C7/12GK102867535SQ201210366860
公开日2013年1月9日 申请日期2012年9月27日 优先权日2012年9月27日
发明者杨光军 申请人:上海宏力半导体制造有限公司