具有改进的写余量的存储器单元的制作方法

具有改进的写余量的存储器单元的制作方法
【专利摘要】描述了一种用于改进存储器单元的写余量的装置和系统。在一个实施例中，所述装置包括：第一电路，所述第一电路提供具有宽度的脉冲信号；以及第二电路，所述第二电路接收所述脉冲信号并为所述存储器单元产生电源，其中，所述第二电路在对应于所述脉冲信号的宽度的时间段中将所述电源的电平减小到所述存储器单元的数据保持电压电平以下。在一个实施例中，所述装置包括存储器单元的列，具有高电源节点和低电源节点；以及位于存储器单元的列中的电荷共享电路，所述电荷共享电路耦合到高和低电源节点，所述电荷共享电路用于减小直流(DC)功耗。
【专利说明】具有改进的写余量的存储器单元

【背景技术】
[0001]减小为写操作(或在写操作期间)所选择的存储器的列的存储器单元电源电压电平改进了写余量。但减小电源电压电平可能导致数据丢失。

【专利附图】

【附图说明】
[0002]依据以下给出的详细说明和本公开内容的多个实施例的附图将更充分地理解本公开内容的实施例，但这不应理解为将本公开内容限制于特定实施例，而仅是用于解释和理解。
[0003]图1是根据本公开内容的一个实施例的用以动态调整存储器单元的电源的高级方框图。
[0004]图2是根据本公开内容的一个实施例的高级方框图的电路实现方式。
[0005]图3是示出根据本公开内容的一个实施例的电路实现方式的操作的曲线图，其中，在写操作过程中电源动态地坍塌(collapse)。
[0006]图4A是示出根据本公开内容的一个实施例的未选择的存储器单元的节点的瞬态特性的曲线图。
[0007]图4B是示出根据本公开内容的一个实施例的未选择的存储器单元的节点的瞬态特性的曲线图。
[0008]图4C是示出根据本公开内容的一个实施例的所选择的存储器单元102的节点的瞬态特性的曲线图。
[0009]图5示出了根据本公开内容的另一个实施例的阵列中的存储器单元的列，具有用于在写操作期间动态地坍塌电源电压的电路。
[0010]图6是根据本公开内容的一个实施例的具有用于调整在存储器单元的电源节点的电压电平的电荷共享电路的方框图。
[0011]图7是根据本公开内容的一个实施例的用于调整在存储器单元的电源节点的电压电平的电荷共享电路的电路实现方式。
[0012]图8是根据本公开内容的另一个实施例的用于调整在存储器单元的电源节点的电压电平的电荷共享电路的电路实现方式。
[0013]图9是根据本公开内容的另一个实施例的信号的时序图。
[0014]图10是示出根据本公开内容的一个实施例的电荷共享电路的操作的曲线图，其中，在写操作过程中动态地坍塌电源。
[0015]图11是根据本公开内容的一个实施例的电荷共享电路，电荷共享电路的占用面积与存储器单元的占用面积实质上相等。
[0016]图12是根据本公开内容的一个实施例的存储器单元的列，具有位于存储器单元的列中的电荷共享电路。
[0017]图13是根据本公开内容的一个实施例的包括具有存储器单元的处理器的智能设备的系统级图，存储器单元具有电荷共享电路和/或用于动态地坍塌电源电压的电路。

【具体实施方式】
[0018]在典型的六晶体管(6T)静态随机存取存储器(SRAM)中，增大P型晶体管(例如PM0S)电流可能引起SRAM单元的减小的写余量，这起因于在传输门η型晶体管(例如图2的NMOS晶体管ΜΝ6)与上拉P型晶体管(例如图2的PMOS晶体管MP4)之间恶化的竞争(content1n)。减小的写余量限制了为了低电压操作的SRAM最小操作电压的缩放(即减小)。在写操作过程中减小SRAM单元电源电压(Vcc_cell)可以减小在上拉PMOS (例如图2的MP4)晶体管与传输门NMOS(例如图2的MN6)晶体管之间的竞争。但这种电压降落技术受到SRAM单元的数据保持电压(DRV)的限制，其中，Vcc_cell需要保持在DRV以上，以避免数据保持失败。
[0019]术语“写余量”在本文中通常指代存储器单元的最小电压余量，低于它，存储器单元就无法可靠地进行写操作。
[0020]术语“数据保持电压”在本文中通常指代用于存储器单元的电压电平，低于它，存储器单元就丢失其存储的值。
[0021]本文所述的是一种装置和系统，用于通过在写操作期间在可编程的或固定的(即预定的)持续时间中动态减小存储器单元的电源电平来改进存储器单元(例如6T SRAM)写余量。在一个实施例中，在不丢失其他未选择的单元(即没有选择用于写操作的存储器单元)中的数据的情况下，将用于电源的电压电平降低到零。由于改进了用于存储器单元的写余量，即写余量增大，本文所述的实施例允许存储器单元在比传统存储器单元低得多的电源电压电平操作。
[0022]本文所述实施例允许存储器单元(例如6T SRAM)在不引起数据保持失败的情况下，维持低于DRV的瞬态Vcc_cell降落。例如，Vcc_cell可以降低到低于DRV 300mV以下。在这种实施例中，瞬态电压降落的持续时间Td可以保持低于阈值时间(Td_maX)。数据保持的这个动态特性允许存储器单元以比传统Vcc_cell降落深得多的Vcc_cell降落操作，在很少或不影响数据保持和度稳定性的情况下，消除或减小在传输门晶体管(图2的MN6)与上拉晶体管(图2的MP4)之间的竞争。借助本文所述的实施例可以设想未列出的其他技术效果。
[0023]参考工艺的术语“缩放”通常指代将电路设计和布局从一个工艺技术转移到另一个工艺技术。
[0024]在以下说明中，论述了多个细节以提供对本公开内容的实施例的更透彻的解释。但对于本领域技术人员来说，显然，可以无需这些特定细节来实践本公开内容的实施例。在其他实例中，以方框图形式而非详细地显示了公知的结构和设备，以避免使得本公开内容的实施例模糊不清。
[0025]注意，在实施例的相应附图中，以线来表示信号。一些线可以较粗，用以指示更多的组成信号路径，和/或在一端或多端具有箭头，用以指示主要信息流动方向。这种指示并非旨在是限制性的。相反，结合一个或多个示例性实施例来使用线，以便更易于理解电路或逻辑单元。按照设计需要或偏好所规定的，任何所表示的信号都可以实际上包括一个或多个信号，其可以在任意方向上进行，并可以以任何适合类型的信号方案来实施。
[0026]在本说明书和权利要求书的通篇中，术语“连接的”表示在相连接的物体之间的直接电连接，没有任何中间设备。术语“耦合的”表示在相连接的物体之间的直接电连接，或者通过一个或多个无源或有源中间设备的间接连接。术语“电路”表示一个或多个无源和/或有源组件，它们被布置为相互协作以提供期望的功能。属于“信号”表示至少一个电流信号、电压信号或数据/时钟信号。“一”、“一”和“这个”的含义包括复数参考。“在……中”的含义包括“在……中”和“在……上”。
[0027]除非另有指明，如本文所用的，用以说明共同对象的序数词“第一”、“第二”、和“第三”等的使用仅仅指示参考了相似对象的不同实例，并非旨在暗示如此说明的对象必须在时间、空间、排序或以任何其他方式处于给定顺序中。
[0028]术语“实质上”在本文指代在目标的10%以内。
[0029]对于本文所述的实施例来说，晶体管是金属氧化物半导体(MOS)晶体管，其包括漏极、源极、栅极和体端。源极和漏极端可以是相同的端子，在本文中可以互换地使用。本领域技术人员会意识到，在不脱离本公开内容的范围的情况下，可以使用其他晶体管，例如双极结型晶体管一 BJTPNP/NPN、BiCMOS、CMOS、eFET等。术语“丽”在本文指示η型晶体管(例如NMOS、NPN BJT等)，术语“ΜΡ”指示ρ型晶体管(例如PMOS、PNP BJT等)。
[0030]图1是根据本公开内容的一个实施例的用以动态调整到存储器单元的电源Vcc_cell的装置100的高级方框图。在一个实施例中，装置100包括第一电路101、第二电路102和存储器单元103。
[0031]在一个实施例中，第一电路101是脉冲发生器，用以产生具有脉冲宽度的脉冲信号105。任何已知的脉冲发生器都可以用作第一电路101。在一个实施例中，脉冲发生器用于当使得能够写入存储器单元103时，即信号Write_en 104指示存储器单元103用于被写入时，产生脉冲信号105。
[0032]在一个实施例中，脉冲发生器用于提供具有可变或可调脉冲宽度的脉冲信号105。在一个实施例中，脉冲宽度的持续时间确定允许Vcc_cell 106下降到用于存储器单元103的DRV电平以下的时间。在一个实施例中，脉冲发生器包括可调延迟元件(例如延迟线)，用以提供变化宽度的脉冲信号105。在一个实施例中，基于对给定工艺技术的存储器晶体管漏电研究来预定脉冲宽度。在一个实施例中，在制造时使用熔丝设定脉冲宽度。在其他实施例中，可以借助软件设定或调整脉冲宽度。例如，可以由操作系统调整脉冲宽度。
[0033]在一个实施例中，第二电路102从第一电路101的脉冲发生器接收脉冲信号105，并为存储器单元103产生电源Vcc_cell 106。在一个实施例中，第二电路102是偏置电路。在一个实施例中，第二电路102是反相器。
[0034]在一个实施例中，第二电路102用于在脉冲信号105的脉冲宽度的持续时间中将电源Vcc_cell 106减小到低于DRV电平。在一个实施例中，第二电路102用于在脉冲信号105的脉冲宽度的持续时间中将电源Vcc_ce11106减小到地。在一个实施例中，第二电路102用于在脉冲信号105的脉冲宽度的持续时间中将电源Vcc_cell 106减小到低于DRV电平且高于地。在一个实施例中，第二电路102用于在脉冲信号105的脉冲宽度的持续时间中将电源Vcc_cell 106减小为低于DRV的ρ型晶体管阈值。
[0035]在本文所述的实施例中，第一和第二电路可以在与存储器单元103的电源106不同的电源操作。例如，第一和第二电路101和102可以分别在高于存储器单元的电源106的电源操作。在一个实施例中，第一和第二电路101和102可以分别在与存储器单元的电源106相同电平的电源操作。尽管本文的实施例将第一和第二电路101和102显示为两个单独的电路，但在一个实施例中它们可以组合在一起。
[0036]在一个实施例中，存储器单元103是SRAM单元。在一个实施例中，SRAM单元是6TSRAM单元。可以使用任何已知的6T SRAM单元。在其他实施例中，可以使用具有更少或更多晶体管的其他存储器单元。例如，存储器单元是4T SRAM单元或8T SRAM单元。存储器单元103用于借助传统应用接收位线和字线信号，本文中不讨论它们，以避免使得本公开内容的实施例模糊不清。
[0037]图2是根据本公开内容的一个实施例的高级方框图100的电路实现方式200。在一个实施例中，第一电路101/201是脉冲发生器,用以产生脉冲信号105。脉冲信号105的脉冲宽度上的水平箭头指示可调脉冲宽度。在一个实施例中，脉冲宽度可以借助可调延迟线(未示出)调整，可调延迟线用于借助熔丝或软件或二者接收信号。
[0038]在一个实施例中，第二电路102/202是反相器，包括如所示的耦合在一起的P型晶体管MPlO和η型晶体管丽10。在一个实施例中，ρ型晶体管MPlO的源极端耦合到电源Vcc_logic,其与用于存储器单元103/203的电源Vcc_cell不同。
[0039]术语“不同”通常指代具有不同电源节点，即在节点上的电源可以独立于在其他节点上的其他电源而被调整。术语“不同”还包含了相同或不同电源电平。
[0040]在一个实施例中，MPlO和MNlO的栅极端子接收脉冲信号105。在一个实施例中，在脉冲信号105的脉冲宽度期间，丽10导通，这减小了电源Vcc_cell 106。在一个实施例中，由第二电路102/202将电源Vcc_cell 106减小到零。在一个实施例中，当脉冲信号的脉冲结束时(例如，脉冲信号从逻辑高电平返回到逻辑零电平，或者当脉冲从逻辑高电平返回到逻辑低电平时)，MPlO导通以提供具有对应于Vcc_logic的电源的Vcc_cell 106。
[0041]第二电路102/202也称为偏置电路，其通过可编程脉冲产生具有变化的持续时间的瞬态Vcc_cell 106降落。在一个实施例中，首先通过晶体管丽10将Vcc_cell 106衰减到实质上为零伏，以帮助存储器单元103/203中的写操作。在这个实施例中，随后在存储器单元103/203翻转存储状态后，借助晶体管MPlO将Vcc_celI 106恢复到Vcc_logic电平。来自第一电路101/201的可编程脉冲允许在Td的宽度范围中的DRV和写Vccjiiin的表征与瞬态Vcc_cell 106降落。
[0042]在一个实施例中，存储器单元103/203是6T SRAM单元具有耦合到第二电路102/202的输出的电源节点Vcc_cell 106。在一个实施例中，6T SRAM单元的六个晶体管包括两个传输门MNl和MN6，具有耦合到字线信号的栅极端子。在一个实施例中，η型晶体管丽I的源极/漏极端耦合到位线，同时η型晶体管丽I的漏极/源极端η0耦合到晶体管丽5和MP4的栅极端子与ΜΡ2和丽3的源极/漏极端。在一个实施例中，η型晶体管ΜΝ6的源极/漏极端耦合到位线# (位线的反相)，同时η型晶体管ΜΝ6的漏极/源极端nl耦合到晶体管丽3和MP2的栅极端子与MP4和丽5的源极/漏极端。在一个实施例中，丽3和丽5的源极端耦合到接地端。
[0043]图3是根据本公开内容的一个实施例的示出在写操作过程中用于存储器单元的列的电源Vcc_cell 303动态地坍塌的电路实现方式的操作的曲线图300。术语“动态地坍塌”在本文通常指代低于DRV的电压电平的瞬时减小。
[0044]X轴指代时间标度，而y轴指代电压标度。在读操作或空闲状态期间由第二电路102/202将波形Vcc_cell 106/303设定为Vcc_logic电平304。在一个实施例中，当写使能301指示对于存储器单元列的写操作时，Vcc_celll06/303下降到Vcc_DRV电平305。在一个实施例中，在脉冲信号105的脉冲宽度Td 302期间，第二电路101/202将电压电平Vcc_cell 106/303衰减到低电源电平306。在一个实施例中，低电源电平306是地。在一个实施例中，第二电路102/202用于在不将Vcc_celI 106/303降低到Vcc_DRV 305的中间电平的情况下，将Vcc_cell 106/303电平衰减到较低电源节点(其低于Vcc_DRV 305电平)，其中，Vcc_DRV 305低于Vcc_logic 304但高于低电源电平306。
[0045]图4A是根据本公开内容的一个实施例的示出未选择的存储器单元102的节点n0和nl的瞬态特性的曲线图400。参考图1 一 3来说明图4A。术语“未选择的”在本文通常指代存储器单元的列未被启用用于写操作，即将未选择的存储器单元的字线偏置为地且其传输门截止。在这个实施例中，未选择的存储器单元(例如6T SRAM单元103/203)在定时持续时间302中电源Vcc_cell 106/303衰减到DRV电平以下后保持数据。在一个实施例中，对于未选择的存储器单元，可以不衰减Vcc_cell 106/303。
[0046]根据一个实施例，如图4A中的实线所示的，对于未选择的存储器单元衰减Vcc_cell 106/303。在一个实施例中，在小于Td 302的持续时间中将Vcc_cell 106/303衰减到DRV电平以下时，未选择的存储器单元保持数据。
[0047]图4B是根据本公开内容的一个实施例的示出未选择的存储器单元102的节点n0和nl的瞬态特性的曲线图420。参考图1 一 3来说明图4B。在这个实施例中，未选择的存储器单元(例如6T SRAM单元103/203)在电源电压Vcc_celI 106/303在大于Td 302 (也称为动态数据保持时间)的持续时间中衰减后丢失数据。
[0048]在这个示例中，分别在图4A中的2.4ns和图4B中的5.2ns中将Vcc_celll06/303衰减到DRV以下。由于Vcc_cell降低到实质上接近于0V,晶体管MP4截止,储存节点nl的电压(V_nl)放电到由晶体管MP4、丽5和MN6的泄漏所导致的接近于MP4的VTH(阈值电压)的静止电平。对于32nm低功率(LP) SRAM，在把多个晶体管泄漏源和存储在节点nl上的电荷计算在内之后，V_nl的稳定时间估计在几十纳秒数量级上。为了存储器单元103/203翻转状态，V_nl需要降低到包括晶体管MP2和丽3的左侧反相器的跳变点以下。只要在V_nl下降到反相器跳变点以下之前，Vcc_cell恢复到DRV以上，就可以避免数据保持失败。在这个示例中，在最差情况泄漏角期间和在95°C，存储器单元103/203仍保持数据，即使在2.4ns的Td中Vcc_cell 106/303降低到0.1V。由于图4B中Td增大到5.2ns，V_nl下降到反相器的跳变点以下，导致当Vcc_cell由第二电路102/202恢复到VccJogic时存储器单元翻转状态。
[0049]图4C是根据本公开内容的一个实施例的示出选择的存储器单元102的节点n0和nl的瞬态特性的曲线图430。参考图1 一 3来说明图4C。术语“选择的单元”在本文指代为写操作而识别的存储器单元。在这个实施例中，示出了写操作过程中的单元操作(借助Vcc_cell V_n0、V_nl 和字线的波形)。
[0050]在这个示例中，Vcc_cell 106/303在2.4ns的Td中衰减到与图4A-B所示的相同的电平。在这个示例中将2.4ns的Td显示为足以在0.6V的电源电压完成写操作。借助在纳秒范围中的Td，为电路200在减小写电压中生效提供了足够的定时余量，同时减轻了相同列中未选择的单元的数据保持失败的影响。
[0051]图5示出了根据本公开内容的另一个实施例的阵列500中的存储器单元的列，具有用于在写操作过程中动态地坍塌电源电压的电路102。在一个实施例中，将在写入列中的SRAM单元的电源电压Vcc_cell降低到DRV以下以改进写余量。为了不使得本发明的实施例模糊不清，讨论选择的列501 (阴影的)。
[0052]列501中未选择的单元面临对由于电压降落所导致的保持失败的增大的敏感性。在一个实施例中，未选择的列304的电源电压没有衰减到DRV以下，所以对于其他未选择的列中的未选择单元存在很小的或没有保持失败的风险。如本文所述的，传统偏置技术将Vcc_cell降落限制在逻辑电源电压(Vccjogic)与DRV之间，以避免数据保持失败。借助如此限制的Vcc_cell降落，晶体管MP4仍在饱和状态附近操作，限制了写余量改进。在本文所述的实施例中，将Vcc_cell降低到MP4的阈值电压以下，这可以增大写余量，因为MP4截止，写余量变得对于MP4的阈值电压的变化不敏感。在一个实施例中，将Vcc_cell短暂地衰减到实质上接近于OV或为0V,以使得MP4截止，同时通过控制电压衰减的持续时间来避免数据保持失败。
[0053]以下示例属于进一步的实施例。示例中的细节可以在一个或多个实施例中的任意处使用。本文所述装置的所有可任选的特征也可以相对于方法或过程来实施。
[0054]例如，在一个实施例中，用于改进存储器单元的写余量的装置包括:第一电路，用以提供具有宽度的脉冲信号；和第二电路，用以接收脉冲信号并为存储器单元产生电源，其中，所述第二电路在对应于脉冲信号的宽度的时间段中将电源的电平减小到存储器单元的数据保持电压电平以下。在一个实施例中，第二电路包括反相器，其用于接收作为输入的脉冲信号，其中，反相器具有输出，用以为存储器单元提供电源。
[0055]在一个实施例中，第二电路用于在存储器单元的写操作过程中减小到存储器单元的电源的电平。在一个实施例中，第二电路用于在存储器单元的读操作过程中向存储器单元提供电源。在一个实施例中，第一电路用于调整脉冲信号的宽度。在一个实施例中，第一电路用于借助以下至少之一调整脉冲信号的宽度:熔丝；或软件指令。在一个实施例中，第一电路包括脉冲发生器，具有可变延迟，用以提供可调脉冲宽度。在一个实施例中，存储器单元是6T SRAM单元。在一个实施例中，第二电路用于将电源电平减小为在地与数据保持电压之间。在一个实施例中，第二电路用于将电压电平减小为地。在一个实施例中，第二电路用于在脉冲宽度结束后向存储器单元提供正常电源。
[0056]在另一个示例中，一种系统包括:无线天线；和处理器，能够经由无线天线与另一个设备通信，处理器包括存储器单元的阵列，并包括本文所述的装置。
[0057]本文所述的还是一种用于在写操作过程中减小存储器单元装置中的直流(DC)功耗的装置。在存储器单元的写入列中减小存储器单元电源电压可以增大存储器单元写余量。但使用传统成比例电路减小存储器单元电源电压Vcc_cell 606耗费静态电流。在每一个写操作中招致的高静态电流不适合于低功率应用。
[0058]本文所述的是一种基于电荷共享以为存储器单元写操作产生动态电源电压降落的原理的电荷共享电路。在一个实施例中，电荷共享电路应用存储器阵列的Vcc_cell606(高电源)和Vss_cell 608(地或低电源)节点的电荷共享来产生存储器电源电压降落。在一个实施例中，去除传统成比例偏置电路导致对于低功率应用消除了静态电流消耗。在一个实施例中，电荷共享电路具有实质上类似于存储器单元的占用面积的占用面积，所以电荷共享电路可以以存储器阵列布局的最小面积开销和最小中断集成到存储器阵列中，
以保持高制造产量。
[0059]术语“占用面积”在本文通常指代电路的布局的纵横比(宽度和长度)。具有实质上相似的占用面积通常表示触点的位置、晶体管端子、晶体管位置、和尺寸(W/L)等在例如存储器单元的目标单元的10%以内。
[0060]图6是根据本公开内容的一个实施例的具有用于调整在存储器单元的电源节点的电压电平的电荷共享电路的装置600的方框图。在一个实施例中，装置包括脉冲发生器601、电荷共享电路602、存储器单元603和功率门MPG与MNG。
[0061]在一个实施例中，脉冲发生器601产生P脉冲信号604和/或N脉冲信号605,其由电荷共享电路602接收。在一个实施例中，电荷共享电路602在写操作过程中实现了在节点Vcc_cell 606和Vss_cell 608上的电源的电荷共享，导致在高电源节点Vcc_cell 606上的下降，和在低电源节点Vss_cell608上的上升。在一个实施例中，在读操作或空闲状态过程中，Vcc_cell 606和Vss_cell 608分别通过功率门晶体管MPG和MNG连接到VCC和地。
[0062]在一个实施例中，在写操作过程中，功率门晶体管MPG和MNG分别由write_en和write_en#信号(write_en的反相)截止。在这个实施例中，Vcc_cell 606和Vss_cell608节点浮动，分别具有VCC和VSS的初始电压。在一个实施例中，为了在Vcc_cell 606上产生电源电压降落，导通在Vcc_cell606和Vss_cell 608节点之间的电荷共享。在一个实施例中，借助导通电荷共享电路602中的晶体管允许初始存储在Vcc_celI 606节点上的电荷传送到Vss_cell 608节点上，产生在Vcc_cell 606节点上的电压降落和在Vss_cell608节点上的电压提升。
[0063]通过在Vcc_cell 606节点上产生电压降落，电荷共享消耗了很少或不消耗静态电流。在一个实施例中，在Vcc_cell 606节点上产生的电压由在Vcc_cell 606节点上的电容与在Vss_cell 608节点上的电容的电容比来控制。在一个实施例中，在Vcc_cell 606节点上产生的电压由电荷共享电路602中的晶体管的阈值电压和P脉冲信号604和/或N脉冲信号605的脉冲宽度来控制。在一个实施例中，由电荷共享电路602在Vcc_cell 606节点上产生的电压的持续时间由P脉冲信号604和/或N脉冲信号605的脉冲宽度来控制。
[0064]在一个实施例中，存储器单元603是SRAM单元。在一个实施例中，SRAM单元是6TSRAM单元。可以使用任何已知的6T SRAM单元。在其他实施例中，可以使用具有更少或更多晶体管的其他存储器单元。例如，存储器单元是4T SRAM单元或8T SRAM单元。存储器单元603用于借助传统应用接收位线和字线信号，本文中不讨论它们，以避免使得本公开内容的实施例模糊不清。
[0065]图7是根据本公开内容的一个实施例的具有用于调整在存储器单元603的电源节点的电压电平的电荷共享电路602/702的电路700。在一个实施例中，脉冲发生器601/701包括P脉冲信号发生器，用以产生具有可调脉冲宽的基于高相位的脉冲信号。在一个实施例中，脉冲发生器601/701包括任何已知的脉冲发生器，其中，脉冲发生器被配置为具有可调延迟，导致P脉冲信号的可调脉冲宽度。在一个实施例中，P脉冲信号604的脉冲宽度控制电荷共享的持续时间。在一个实施例中，当启用了相应存储器单元(或存储器单元的列)写入时，即准备好写操作，脉冲发生器601/701产生P脉冲信号604。在一个实施例中，脉冲发生器601/701与图1 一 2的第一电路101相同。
[0066]返回来参考图7，在一个实施例中，电荷共享电路602/702包括一个或多个ρ型晶体管MPCS。在一个实施例中，MPCS的源极端耦合到Vcc_cel 1606，MPCS的漏极端耦合到Vss_cell 608，栅极端子耦合到传送脉冲信号604的脉冲发生器601/701的输出。在一个实施例中，P型晶体管MPCS具有可变尺寸(W/L)，用以调整在Vcc_cell 606与Vss_cell 608之间共享的电荷量。
[0067]在一个实施例中，ρ型晶体管MPCS包括相互并联耦合的多个P型晶体管，用于被启用或禁用，以控制在Vcc_cell 606与Vss_cell 608之间共享的电荷量。在一个实施例中，其他晶体管(未示出)与MPCS晶体管串联耦合，这些晶体管用于依据Vcc_cell 606与Vss_cell 608的耦合启用或禁用相关MPCS晶体管。在这个实施例中，其他晶体管的栅极端子由用于编程(启用或禁用)MPCS晶体管的信号(例如数字总线)控制，以控制在Vcc_cell 606与Vss_cell 608之间共享的电荷量。
[0068]在一个实施例中，电荷共享的速度由耦合晶体管MPCS的有效尺寸(W/L)控制。在一个实施例中，电荷共享的量由MPCS的阈值电压控制。
[0069]尽管本文实施例显示了 ρ型晶体管MPCS，但它可以以ρ型晶体管与η型晶体管的并联组合来代替，其中，η型晶体管的栅极端子由是P脉冲信号的反相的信号控制。在其他实施例中，P型晶体管MPCS可以以其他形式的受控晶体管来代替。
[0070]在一个实施例中，存储器单元603是6Τ SRAM单元。在一个实施例中，存储器单元603与图2的存储器单元103/203相同。为了不使得本公开内容的实施例模糊不清，不重复6Τ SRAM的结构(电路布局)。返回来参考图7，在一个实施例中，如所示的，ΜΝ3和ΜΝ5的源极端耦合到η型功率门晶体管MNG。在一个实施例中，如所示的，ΜΡ2和MP4的源极端耦合到P型功率门晶体管MPG。
[0071]图8是根据本公开内容的另一个实施例的具有用于调整在存储器单元603的电源节点的电压电平的电荷共享电路602/802的电路800。为了避免重复，本文论述在图8与图7的实施例之间的区别。在一个实施例中，脉冲发生器601/801用于产生P脉冲信号604和N脉冲信号605，其中，N脉冲信号605是P脉冲信号604的反相形式。例如，N脉冲信号605是高脉冲宽度信号，同时P脉冲信号604是低脉冲宽度信号。在其他实施例中，脉冲信号可以反转，并可以增加额外的逻辑以使得适当极性的信号与所公开的电荷共享电路一起运行。
[0072]在一个实施例中，脉冲发生器601/801用于产生具有可调脉冲宽度的基于高相位的N脉冲信号605。在一个实施例中，脉冲发生器601/801包括任何已知的脉冲发生器，其中，脉冲发生器被配置为具有可调延迟，导致P脉冲信号604和N脉冲信号605的可调脉冲宽度。在一个实施例中，P脉冲信号604和N脉冲信号605的脉冲宽度控制电荷共享的持续时间。在一个实施例中，当启用了相应存储器单元(或存储器单元的列)写入时，即准备好写操作，脉冲发生器601/801产生P脉冲信号604和N脉冲信号605。
[0073]在一个实施例中，电荷共享电路602/802包括η型晶体管MNCSl，与连接成二极管的η型晶体管MNCS2串联耦合，其中，串联耦合的η型晶体管(MNCS1与MNCS2)如所示地耦合到Vcc_cell 606与Vss_cell 608。在一个实施例中，连接成二极管的η型晶体管MNCS2的源极端耦合到Vss_cell 608，而连接成二极管的η型晶体管MNCS2的漏极端(和栅极端子)耦合到MNCSl的源极端。在一个实施例中，MNCSl的漏极端耦合到Vcc_cell 606。
[0074]在一个实施例中，MNCSl与MNCS2的尺寸(W/L)可调整。例如，电荷共享电路602/802可以具有多个串联耦合的MNCS2和MNCSl与额外的串联晶体管，用于启用或禁用串联耦合的MNCS2和MNCSl的支路。在一个实施例中，额外的串联晶体管由用于启用或禁用串联耦合的MNCS2和MNCSl的支路的数字信号控制。
[0075]在本文所述的实施例中，电荷共享电路602/802的晶体管MPCS与串联耦合晶体管MNCSI和MNCS2可以分别或同时使用，以在Vcc_cell 606上实现速度要求和电压降落电平。
[0076]在一个实施例中,在当由脉冲发生器601/801产生P脉冲信号604和N脉冲信号605时的写操作过程中，P脉冲信号604导通MPCS，而N脉冲信号605导通MNCSl，以将初始存储在Vcc_cell 606上的电荷传送到Vss_cell 608。在这个实施例中，在Vcc_cell 606和Vss_cell 608分别产生电压降落和电压提升，这改进了写余量。
[0077]图9是根据本公开内容的另一个实施例的信号的时序图900。上面的第一信号是时钟信号901，随后是字线信号902、写使能(Write_en)信号903、写使能禁止信号(write_en#)信号904、P脉冲信号905和N脉冲信号906。
[0078]在写操作过程中，write_en 903生效,且write_en#904失效，以分别关闭功率门晶体管MPG和MNG。如本文所述的，P脉冲信号905 (与604相同)和N脉冲信号906 (与605相同)具有可编程持续时间(脉冲宽度)，用以控制在Vcc_cell 606上的电压降落电平和在Vss_cell 608上的电压提升电平。同时(或实质上同时)的Vcc_cell 606上的电压降落和Vss_cell 608上的电压提升改进了写余量，同时避免了任何DC功耗。
[0079]图10是根据本公开内容的一个实施例的示出在写操作过程中动态改变高与低电源的电荷共享电路602的操作的曲线图1000。曲线图1000类似于图3的曲线图300。在曲线图1000中，在写操作1001过程中，在对应于P脉冲信号604和/或N脉冲信号605的脉冲宽度的持续时间Td 1002中，将Vcc_cell 606减小到Vcc_logic 1002与Vcc_DRV 1003以下，但高于地。Vcc_logic 1002对应于图6的Vcc。在曲线图1000中，在写操作1001过程中增大 Vss_cell 608,且低于 Vcc_cell 606。
[0080]图11是根据本公开内容的一个实施例的具有与存储器单元1101(与603相同)的占用面积实质上相等的占用面积的电荷共享电路1102(与602/802相同)的比较1100。在这个实施例中，将电荷共享电路1102设计为具有按照6T SRAM存储器单元603的占用面积相匹配(即实质上相似或相同)的占用面积。例如，1101的宽度W_cell实质上等于1102的宽度 W_charge_share, 1101 的高度 H_cell 实质上等于 1102 的高度 H_charge_share。
[0081]在一个实施例中，电荷共享电路1102的PMOS晶体管MP2和MP4实现了图8中602/802的晶体管MPCS的功能。返回来参考图11，在一个实施例中，1102的NMOS晶体管丽1、丽3、丽5和MN6实现了图8中堆叠晶体管MNCSl和MNCS2的功能。通过使用6T存储器单元603/1101的晶体管构造电荷共享电路1102，电荷共享电路1102具有与6T SRAM位单元1101相同的占用面积。
[0082]图12是根据本公开内容的一个实施例的具有存储器单元的列的阵列1200，具有位于存储器单元的列中的电荷共享电路。如参考图11所论述的，602/802的占用面积与存储器位单元603的占用面积实质上相似。在这个实施例中，电荷共享电路602/1102可以以最小的面积开销集成到SRAM阵列中。通过使得602/802的占用面积与存储器位单元603的占用面积实质上相似，还可以减小在电荷共享电路602与存储器单元603之间的系统的和随机的加工偏差。为了不使得本公开内容的实施例模糊不清，论述存储器阵列1200的列1201。
[0083]在一个实施例中，电荷共享电路602可以与相同列1200中的一组SRAM位单元602配对。在电荷共享单元(电路)602与位单元603的数量之间的比可以由性能和面积要求来确定。在一个实施例中，为阵列增加更多的电荷共享单元602可以以增大的阵列面积的代价为高速操作提供更快的Vcc_cell 606降落。
[0084]图13是根据本公开内容的一个实施例的包括具有存储器单元的处理器的智能设备的系统级图，存储器单元具有电荷共享电路和/或用于动态地坍塌电源电压的电路。图13还示出了移动设备的实施例的方框图，在其中可以使用平面接口连接器。在一个实施例中，计算设备1600表示移动计算设备，例如计算平板、移动电话或智能电话、具有无线功能的电子阅读器、或其他无线移动设备。会理解，大致显示了某些组件，在设备1600中没有显示这个设备的全部组件。
[0085]在一个实施例中，计算设备1600包括具有根据本文所述实施例的电路100和/或600的第一处理器1610，和具有电路100和/或600的第二处理器1690。
[0086]本公开内容的多个实施例还可以包括在1670内的网络接口，例如无线接口，以使得系统实施例可以包含在无线设备中，例如蜂窝电话或个人数字助理。
[0087]在一个实施例中，处理器1610可以包括一个或多个物理设备，例如微处理器、应用处理器、微控制器、可编程逻辑器件或其他处理模块。由处理器1610执行的处理操作包括在其上执行应用和/或设备功能的操作平台或操作系统的执行。处理操作包括与和用户的或和其他设备的1/0(输入/输出)有关的操作、与电源管理有关的操作、和/或与将计算设备1600连接到另一个设备有关的操作。处理操作还可以包括与音频I/O和/或显示I/O有关的操作。
[0088]在一个实施例中，计算设备1600包括音频子系统1620，其表示与向计算设备提供音频功能相关的硬件(例如音频硬件和音频电路)和软件(例如驱动器、编码解码器)组件。音频功能可以包括扬声器和/或耳机输出，以及话筒输入。用于这种功能的设备可以集成到设备1600中，或者连接到计算设备1600。在一个实施例中，用户通过提供由处理器1610接收并处理的音频命令来与计算设备1600交互。
[0089]显示子系统1630表示硬件(例如显示设备)和软件(例如驱动器)组件，其提供视觉和/或触觉显示，用于用户与计算设备交互。显示子系统1630包括显示接口 1632，其包括特定屏幕或硬件设备，用于向用户提供显示。在一个实施例中，显示接口 1632包括与处理器1610分离的逻辑，用以执行与显示有关的至少一些处理。在一个实施例中，显示子系统1630包括触摸屏(或触控板)设备，其提供到用户的输出和输入。
[0090]I/O控制器1640表示与和用户的交互有关的硬件设备和软件组件。I/O控制器1640用于管理是音频子系统1620和/或显示子系统1630的部分的硬件。另外，I/O控制器1640示出了连接点，用于连接到设备1600的额外设备，用户可以通过它与系统交互。例如，可以附接到计算设备1600的设备可以包括话筒设备、扬声器或立体声系统、视频系统或其他显示设备、键盘或辅助键盘设备、或者其他I/O设备，用于与诸如读卡器或其他设备的特定应用一起使用。
[0091]如上所述，I/O控制器1640可以与音频子系统1620和/或显示子系统1630交互。例如，通过话筒或其他音频设备的输入可以提供输入或命令，用于计算设备1600的一个或多个应用或功能。另外，代替或除了显示输出，可以提供音频输出。在另一个示例中，如果显示子系统包括触摸屏，显示设备还充当输入设备，其可以至少部分地由I/O控制器1640管理。计算设备1600上也可以有另外的按钮或开关，以提供由I/O控制器1640管理的I/O功能。
[0092]在一个实施例中，I/O控制器1640管理设备，例如加速度计、相机、光传感器或其他环境传感器、或者可以包括在计算设备1600中的其他硬件。输入可以是部分直接用户交互，以及向系统提供环境输入，以影响其操作(例如滤除噪声、针对亮度检测调整显示、为相机应用闪光灯、或其他特征)。
[0093]在一个实施例中，计算设备1600包括电源管理1650,其管理电池电力使用、电池的充电、和与省电操作有关的特征。存储器子系统1660包括存储器设备，用于在设备1600中存储信息。存储器可以包括非易失性(如果中断到存储器设备的电力，状态不改变)和/或易失性(如果中断到存储器设备的电力，状态不确定)存储器设备。存储器1660可以存储应用数据、用户数据、音乐、照片、文档、或其他数据、以及与计算设备1600的应用和功能的执行有关的系统数据(长期的或暂时的)。
[0094]实施例的单元也可以作为用于存储计算机可执行指令(例如用以实施本文所述的任何其他处理的指令)的机器可读介质(例如存储器1660)来提供。机器可读介质(例如存储器1660)可以包括但不限于，闪存、光盘、CD-R0M、DVD ROM、RAM、EPROM、EEPR0M、磁或光卡、或者适合于存储电子或计算机可执行指令的其他类型的机器可读介质。例如，本公开内容的实施例可以作为计算机程序(例如B1S)下载，其可以作为数据信号经由通信链路(例如调制解调器或网络连接)从远程计算机(例如服务器)传送到请求计算机(例如客户机)。
[0095]连接1670包括硬件设备(例如无线和/或有线连接器和通信硬件)和软件组件(例如驱动器、协议栈)，以使得计算设备1600能够与外部设备通信。设备1600可以是分离的设备，例如其他计算设备、无线接入点或基站，以及外围设备，例如耳机、打印机或其他设备。
[0096]连接1670可以包括多个不同类型的连接。概括地说，将计算设备1600示出为具有蜂窝连接1672和无线连接1674。蜂窝连接1672通常指代由无线载波提供蜂窝网络连接，例如借助GSM(全球移动通信系统)或其变型或其派生物、CDMA (码分多址)或其变型或其派生物、TDM(时分复用)或其变型或其派生物、或者其他蜂窝服务标准。无线连接1674指代不是蜂窝的无线连接，可以包括个域网(例如蓝牙、近场等)、局域网(例如W1-Fi)和/或广域网(例如WiMax)或其他无线通信。
[0097]外设连接1680包括硬件接口和连接器，以及软件组件(例如驱动器、协议栈)，用以获得外设连接。会理解，计算设备1600可以是到其他计算设备的外围设备(“至”1682)，以及具有连接到它的外围设备(“自” 1684)。计算设备1600通常具有“坞”连接器，用以连接到其他计算设备，用于诸如管理(例如下载和/或上载、改变、同步)设备1600上的内容的目的。另外，对接连接器可以允许设备1600连接到特定外设，其允许计算设备1600控制例如到视听或其他系统的内容输出。
[0098]除了专有的对接连接器或其他专有连接硬件，计算设备1600可以经由常用或基于标准的连接器获得外设连接1680。常用类型可以包括通用串行总线(USB)连接器(其可以包括任何数量的不同硬件接口 )、包括MiniDisplayPort (MDP)的DisplayPort、高清晰度多媒体接口(HDMI)、火线或其他类型。
[0099]本文所述的自偏压振荡器100可以用于无线电路。在一个实施例中，电路100和/或600用于块1670、1680、1620、1640和1630中，以便为存储器单元改进写余量。
[0100]说明书中对“一个实施例”、“一些实施例”或“其他实施例”的提及表示结合实施例说明的特定特征、结构或特性包括在至少一些实施例中，但不一定是所有实施例。“一个实施例”或“一些实施例”的多次出现不一定全都指代相同的实施例。如果说明书表述组件、特镇那个、结构或特性“可以”、“或许”或“能够”被包括，那么该特定组件、特征、结构或特性不必需被包括。如果说明书或权利要求书提及“一个”元件，这并不表示仅有一个元件。如果说明书或权利要求书提及“一个额外的”元件，这并不排除存在多于一个该额外的元件。
[0101]尽管结合其特定实施例说明了本公开内容，但按照前述说明，这种实施例的许多替代、修改和变化对于本领域普通技术人员是显而易见的。本公开内容的实施例旨在包含所有此类替代、修改和变化，如同属于所附权利要求书的宽泛范围内。
[0102]另外，为了图示和论述的简单，在所呈现的附图内可以显示或不显示到集成电路(IC)芯片或其他组件的公知的电力/接地连接，以避免使得本公开内容模糊不清。此外，可以以方框图形式显示装置，以避免使得本公开内容模糊不清，并且鉴于以下事实:相对于这种方框图装置的实现方式的细节与要在其中实施本公开内容的平台极为相关，即这种细节应完全在本领域技术人员的理解能力内。尽管阐述了特定细节(例如电路)以便说明本公开内容的示例性实施例，但对于本领域技术人员，显然地，可以无需这些特性细节或者借助这些特定细节的变化可以实践本公开内容。本说明因而应视为说明性而非限制性的。
[0103]以下示例属于进一步的实施例。示例中的细节可以在一个或多个实施例中的任意处使用。也可以相对于方法或过程实施本文所述装置的所有可任选的特征。
[0104]例如，在一个实施例中，装置包括:电荷共享电路，耦合到存储器单元的电源节点，所述电荷共享电路用于减小直流(DC)功耗；及脉冲发生器，所述脉冲发生器产生脉冲信号，用以启用或禁用所述电荷共享电路。在一个实施例中，所述电源节点包括高电源节点和低电源节点。在一个实施例中，第一功率门向高电源节点提供高电源；第二功率门向低电源节点提供低电源，低电源低于高电源。
[0105]在一个实施例中，第一和第二功率门用于在读操作或空闲状态过程中被启用。在一个实施例中，第一和第二功率门用于在写操作过程中被禁用。在一个实施例中，所述电荷共享电路用于同时减小高电源节点的电源并提升低电源节点的电压电源，其中，将所述电压电源提升到地以上。
[0106]在一个实施例中，存储器单元是SRAM单元。在一个实施例中，电荷共享电路包括P型晶体管，具有栅极端子，用于接收所述脉冲信号，其中，所述P型晶体管的漏极端子和源极端子耦合到所述存储器单元的电源节点。在一个实施例中，电荷共享电路包括:第一η型晶体管，用于接收另一个脉冲信号；及第二η型晶体管，与所述第一η型晶体管串联耦合，其中，第一和第二 η型晶体管具有耦合到存储器单元的电源节点的端子。
[0107]在一个实施例中，第二 η型晶体管是连接成二极管的晶体管。在一个实施例中，脉冲发生器用于产生另一个脉冲信号。在一个实施例中，脉冲发生器用于调整所述脉冲信号和另一个脉冲信号的脉冲宽度。在一个实施例中，脉冲发生器用于产生与所述另一个脉冲信号的脉冲宽度互补的所述脉冲信号的脉冲宽度。
[0108]在一个实施例中，脉冲发生器用于产生与另一个信号的脉冲宽度在持续时间上不同的所述脉冲信号的脉冲宽度。在一个实施例中，脉冲发生器用于产生与另一个信号的脉冲宽度在持续时间上相同的所述脉冲信号的脉冲宽度。在一个实施例中，启用电荷共享电路，以在写操作过程中共享存储器单元的电源节点的电荷。在一个实施例中，在读操作过程中禁止电荷共享电路共享存储器单元的电源节点的电荷。
[0109]在一个实施例中，电荷共享电路用于将存储器单元的电源节点的电源的电平减小到存储器单元的数据保持电压电平以下，其中，电荷共享电路用于在对应于脉冲信号的宽度的时间段中减小电源的电平。在一个实施例中，电荷共享电路用于将存储器单元的电源节点的电源电平减小到地与数据保持电压之间。在一个实施例中，存储器单元是6T SRAM单元。在一个实施例中，电荷共享电路具有与6T SRAM单元的布局占用面积实质上相等的布局占用面积。在一个实施例中，电荷共享电路向在存储器单元的行或列中的多个存储器单元提供电荷共享。
[0110]在另一个示例中，装置包括:存储器单元的列，具有高电源节点和低电源节点；及电荷共享电路，位于存储器单元的列中，所述电荷共享电路耦合到高和低电源节点，所述电荷共享电路用于减小直流(DC)功耗。在一个实施例中，装置包括脉冲发生器，所述脉冲发生器产生脉冲信号，用于启用或禁用所述电荷共享电路。
[0111]在一个实施例中，电荷共享电路用于将到高电源节点的电源电平减小到地与晶体管阈值电压之间。在一个实施例中，存储器单元的列的存储器单元是6T SRAM单元。在一个实施例中，所述电荷共享电路用于通过调整可在存储器单元的列中操作的电荷共享电路的数量来调整写操作的速度。在一个实施例中，装置包括另一个电荷共享电路，位于存储器单元的列中，用以调整写操作的速度。在一个实施例中，电荷共享电路具有与6T SRAM单元的布局占用面积实质上相等的布局占用面积。
[0112]在一个实施例中，电荷共享电路包括:p型晶体管，具有栅极端子，用于接收所述脉冲信号，其中，所述P型晶体管的漏极端子和源极端子耦合到高和低电源节点。在一个实施例中，电荷共享电路包括:第一 η型晶体管，用于接收另一个脉冲信号；及第二 η型晶体管，与所述第一 η型晶体管串联耦合，其中，第一和第二 η型晶体管具有耦合到高和低电源节点的端子。在一个实施例中，第二 η型晶体管是连接成二极管的晶体管。
[0113]在另一个示例中，系统包括无线天线；及处理器，能够经由无线天线与另一个设备通信，处理器包括存储器单元的阵列，并包括本文所述的装置。
[0114]提供了摘要，它允许读者确定本技术公开内容的本质和要旨。应当理解，提交摘要不用于限制权利要求书的范围或含义。以下权利要求书由此包含在详细说明中，每一个权利要求自身都作为单独的实施例。
【权利要求】
1.一种用于改进存储器单元的写余量的装置，所述装置包括: 第一电路，所述第一电路提供具有宽度的脉冲信号；以及 第二电路，所述第二电路接收所述脉冲信号并为所述存储器单元产生电源，其中，所述第二电路在与所述脉冲信号的所述宽度相对应的时间段中将所述电源的电平减小到所述存储器单元的数据保持电压电平以下。
2.根据权利要求1所述的装置，其中，所述第二电路包括用于接收所述脉冲信号作为输入的反相器，其中，所述反相器具有用以为所述存储器单元提供所述电源的输出。
3.根据权利要求1所述的装置，其中，所述第二电路用于在所述存储器单元的写操作期间减小所述存储器单元的所述电源的电平。
4.根据权利要求1所述的装置，其中，所述第二电路用于在所述存储器单元的读操作或空闲状态期间向所述存储器单元提供所述电源。
5.根据权利要求1所述的装置，其中，所述第一电路用于调整所述脉冲信号的所述宽度。
6.根据权利要求5所述的装置，其中，所述第一电路用于通过以下的至少其中之一来调整所述脉冲信号的所述宽度: 熔丝；或 软件指令。
7.根据权利要求1所述的装置，其中，所述第一电路包括脉冲发生器，所述脉冲发生器具有可变延迟以提供可调脉冲宽度。
8.根据权利要求1所述的装置，其中，所述存储器单元是6TSRAM单元。
9.根据权利要求1所述的装置，其中，所述第二电路用于将所述电源电平减小到地与所述数据保持电压之间。
10.根据权利要求1所述的装置，其中，所述第二电路用于将所述电源电平减小到地。
11.根据权利要求1所述的装置，其中，所述第二电路用于在所述脉冲宽度结束后向所述存储器单元提供正常电源。
12.一种装置，包括: 电荷共享电路，所述电荷共享电路耦合到存储器单元的电源节点，所述电荷共享电路用于减小直流(DC)功耗；以及 脉冲发生器，所述脉冲发生器产生脉冲信号以启用或禁用所述电荷共享电路。
13.根据权利要求12所述的装置，其中，所述电源节点包括高电源节点和低电源节点。
14.根据权利要求13所述的装置，进一步包括: 第一功率门，所述第一功率门向所述高电源节点提供高电源；以及 第二功率门，所述第二功率门向所述低电源节点提供低电源，所述低电源低于所述高电源。
15.根据权利要求14所述的装置，其中，所述第一功率门和所述第二功率门用于在读操作期间被启用。
16.根据权利要求14所述的装置，其中，所述第一功率门和所述第二功率门用于在写操作期间被禁用。
17.根据权利要求13所述的装置，其中，所述电荷共享电路用于同时减小所述高电源节点的电源并提升所述低电源节点的电压电源，其中，将所述电压电源提升到地以上。
18.根据权利要求12所述的装置，其中，所述存储器单元是6TSRAM单元。
19.根据权利要求12所述的装置，其中，所述电荷共享电路包括: P型晶体管，所述P型晶体管具有用于接收所述脉冲信号的栅极端子，其中，所述P型晶体管的漏极端子和源极端子耦合到所述存储器单元的电源节点。
20.根据权利要求12所述的装置，其中，所述电荷共享电路包括: 第一 η型晶体管，所述第一 η型晶体管接收另一个脉冲信号；以及 第二 η型晶体管，所述第二 η型晶体管与所述第一 η型晶体管串联耦合，其中，所述第一 η型晶体管和所述第二 η型晶体管具有与所述存储器单元的所述电源节点耦合的端子。
21.根据权利要求20所述的装置，其中，所述第二η型晶体管是连接成二极管的晶体管。
22.根据权利要求20所述的装置，其中，所述脉冲发生器用于产生另一个脉冲信号。
23.根据权利要求20所述的装置，其中，所述脉冲发生器用于调整所述脉冲信号和另一个脉冲信号的脉冲宽度。
24.根据权利要求20所述的装置，其中，所述脉冲发生器用于产生与另一个脉冲信号的脉冲宽度互补的所述脉冲信号的脉冲宽度。
25.根据权利要求20所述的装置，其中，所述脉冲发生器用于产生与另一个信号的脉冲宽度在持续时间上不同的所述脉冲信号的脉冲宽度。
26.根据权利要求20所述的装置，其中，所述脉冲发生器用于产生与另一个信号的脉冲宽度在持续时间上相同的所述脉冲信号的脉冲宽度。
27.根据权利要求12所述的装置，其中，启用所述电荷共享电路，以在写操作期间共享所述存储器单元的所述电源节点的电荷。
28.根据权利要求12所述的装置，其中，在读操作期间禁止所述电荷共享电路共享所述存储器单元的所述电源节点的电荷。
29.根据权利要求12所述的装置，其中，所述电荷共享电路用于将所述存储器单元的所述电源节点的电源的电平减小到所述存储器单元的数据保持电压电平以下，其中，所述电荷共享电路用于在与所述脉冲信号的宽度相对应的时间段中减小电源的电平。
30.根据权利要求12所述的装置，其中，所述电荷共享电路用于将所述存储器单元的所述电源节点的电源电平减小到地与数据保持电压之间。
31.根据权利要求12所述的装置，其中，所述存储器单元是6ΤSRAM单元。
32.根据权利要求31所述的装置，其中，所述电荷共享电路的布局占用面积与所述6ΤSRAM单兀的布局占用面积实质上相等。
33.根据权利要求12所述的装置，其中，所述电荷共享电路向存储器单元的行或列中的多个存储器单元提供电荷共享。
34.—种系统,包括: 无线天线；以及 处理器，所述处理器能够经由所述无线天线与另一个设备进行通信，所述处理器包括存储器单元的阵列，并且包括: 第一电路，所述第一电路提供具有宽度的脉冲信号；以及 第二电路，所述第二电路接收所述脉冲信号并为所述存储器单元的阵列中的存储器单元产生电源，其中，所述第二电路在与所述脉冲信号的所述宽度相对应的时间段中将所述电源的电平减小到所述存储器单元的数据保持电压电平以下。
35.根据权利要求34所述的系统，其中，所述处理器进一步包括根据权利要求2至11中任意一项所述的装置。
36.一种系统,包括: 无线天线；以及 处理器，所述处理器能够经由所述无线天线与另一个设备通信，所述处理器包括存储器单元的阵列，并且包括: 电荷共享电路，所述电荷共享电路耦合到存储器单元的电源节点，所述电荷共享电路用于减小直流(DC)功耗；以及 脉冲发生器，所述脉冲发生器产生脉冲信号以启用或禁用所述电荷共享电路。
37.根据权利要求36所述的系统，其中，所述处理器进一步包括根据权利要求12至33中任意一项所述的装置。
38.一种装置，包括: 具有高电源节点和低电源节点的存储器单元的列；以及 位于所述存储器单元的列中的电荷共享电路，所述电荷共享电路耦合到所述高电源节点和所述低电源节点，所述电荷共享电路用于减小直流(DC)功耗。
39.根据权利要求38所述的装置，进一步包括: 脉冲发生器，所述脉冲发生器产生脉冲信号以启用或禁用所述电荷共享电路。
40.根据权利要求38所述的装置，其中，所述电荷共享电路用于将高电源节点的电源电平减小到地与晶体管阈值电压之间。
41.根据权利要求38所述的装置，其中，所述存储器单元的列中的存储器单元是6TSRAM单元。
42.根据权利要求41所述的装置，其中，所述电荷共享电路的布局占用面积与所述6TSRAM单兀的布局占用面积实质上相等。
43.根据权利要求38所述的装置，其中，所述电荷共享电路用于通过调整所述存储器单元的列中能够使用的电荷共享电路的数量来调整写操作的速度。
44.根据权利要求38所述的装置，进一步包括位于所述存储器单元的列中的另一个电荷共享电路，以调整写操作的速度。
45.根据权利要求38所述的装置，其中，所述电荷共享电路包括: P型晶体管，所述P型晶体管具有用于接收脉冲信号的栅极端子，其中，所述P型晶体管的漏极端子和源极端子耦合到所述高电源节点和所述低电源节点。
46.根据权利要求38所述的装置，其中，所述电荷共享电路包括: 第一 η型晶体管，所述第一 η型晶体管用于接收另一个脉冲信号；以及 第二 η型晶体管，所述第二 η型晶体管与所述第一 η型串联耦合，其中，所述第一 η型晶体管和所述第二 η型晶体管具有耦合到所述高电源节点和所述低电源节点的端子。
47.根据权利要求46所述的装置，其中，所述第二η型晶体管是连接成二极管的晶体管。
【文档编号】G11C5/14GK104321817SQ201280071893
【公开日】2015年1月28日 申请日期:2012年3月30日 优先权日:2012年3月30日
【发明者】王奕, M·M·黑勒亚, F·哈姆扎奥卢 申请人:英特尔公司